[发明专利]具有改进的硬解码吞吐量的VSS LDPC解码器

权利要求书

1.一种存储器系统，其包括：

存储器装置；

控制器，与所述存储器装置通信并且控制所述存储器装置；

其中所述存储器装置包括：

存储装置；预处理检查和单元，其适于在第一次解码迭代期间：

接收包括信道输入符号值即Lch符号值的硬读取数据，其中通过在所述第一次解码迭代中执行硬读取而获得所述硬读取数据，所述Lch符号值表示所述硬读取数据中包括的多个位之中的用于符号的位的值；以及

通过获取所述硬读取数据的XOR并且利用奇偶检验矩阵进行奇偶检查，来计算所述Lch符号值的检查和作为checksum_pre值；以及

低密度奇偶检查解码器，即LDPC解码器，其包括Lch存储器和检查和更新单元，所述LDPC解码器适于在所述第一次解码迭代期间：

将所述Lch符号值存储在所述LDPC解码器的Lch存储器中；

利用所述检查和更新单元接收所述checksum_pre值；以及

至少部分地基于计算和接收的所述checksum_pre值在至少第二次解码迭代中解码码字，所述checksum_pre值是对在所述第一次解码迭代中执行的硬读取的奇偶检查，

其中所述LDPC解码器在所述第一次解码迭代中不执行错误校正。

2.根据权利要求1所述的存储器系统，其中所述LDPC解码器进一步包括检查节点更新单元，即CNU单元，其适于在所述第二次解码迭代期间将存储在所述Lch存储器中的Lch符号值存储为sgn_mem值。

3.根据权利要求1所述的存储器系统，其中所述LDPC解码器进一步包括检查节点更新单元，即CNU单元，其适于在所述第一次解码迭代期间接收所述checksum_pre值以及将所述checksum_pre值存储为all_sgn值。

4.根据权利要求1所述的存储器系统，其中所述LDPC解码器包括最小和LDPC解码器。

5.根据权利要求1所述的存储器系统，其中所述LDPC解码器进一步包括检查节点更新单元，即CNU单元，其适于在所述第二次解码迭代开始时初始化最小读取值字段和最小读取值位置字段，

其中所述最小读取值字段表示所述硬读取数据中包括的多个位之中的用于幅度的位的值，并且所述最小读取值位置字段表示所述最小读取值字段的位置的值。

6.根据权利要求1所述的存储器系统，其中所述LDPC解码器可用于从所述第二次解码迭代解码至最终解码迭代。

7.一种存储器系统的操作方法，其包括：

利用预处理检查和单元接收包括信道输入符号值即Lch符号值的硬读取数据，其中通过在第一次解码迭代中执行硬读取而获得所述硬读取数据，所述Lch符号值表示所述硬读取数据中包括的多个位之中的用于符号的位的值；

通过获取所述硬读取数据的XOR并且利用奇偶检验矩阵进行奇偶检查，来利用所述预处理检查和单元计算所述Lch符号值的检查和作为checksum_pre值；

利用低密度奇偶检查解码器即LDPC解码器将所述Lch符号值存储在所述LDPC解码器的Lch存储器中；

利用所述LDPC解码器的检查和更新单元接收所述checksum_pre值；以及

利用所述LDPC解码器，至少部分地基于计算和接收的所述checksum_pre值在至少第二次解码迭代中解码码字，所述checksum_pre值是对在第一次解码迭代中执行的硬读取的奇偶检查；

其中所述LDPC解码器在所述第一次解码迭代中不执行错误校正。