[发明专利]三维芯片堆叠的方法和结构

说明书

一种方法包括在第一载体上方放置多个第一器件管芯，其中，多个第一器件管芯和第一载体组合形成第一复合晶圆。第一复合晶圆接合至第二晶圆，并且通过混合接合，多个第一器件管芯接合至第二晶圆中的多个第二器件管芯。该方法还包括：从多个第一器件管芯分离第一载体，将多个第一器件管芯密封在密封材料中，以及在多个第一器件管芯和密封材料上方形成互连结构。本发明实施例涉及一种封装件及其制造方法。

技术领域

本发明实施例涉及一种封装件及其制造方法。

背景技术

由于集成电路的发明，由于各种电子部件(即晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体工业经历了连续快速增长。在大多数情况下，集成度的这种改进来自最小部件尺寸的反复减小，这允许更多的部件集成到给定区域内。

这些集成改进本质上基本是二维(2D)的，这是因为由集成部件占据的体积基本上位于半导体晶圆的表面上。尽管光刻中的显著提高已经导致2D集成电路形成中的明显提高，但是对在二维中可以实现的密度具有物理限制。这些限制的一个是制造这些部件所需要的最小尺寸。此外，当多个器件放至一个芯片中时，需要更多的复杂的设计。

随着器件的数量的增加，额外的限制来自器件之间的互连件的数量和长度的显著增加。当互连件的数量和长度增加，电路RC和功耗增加。

因此，三维(3D)集成电路(IC)探索以解决上述限制。在3DIC的典型形成工艺中，形成两个晶圆或管芯，两个晶圆或管芯的每个均包括一些集成电路，并且然后接合在一起。接合通常包括使用焊料以接合在铜凸块上形成的镍层。

发明内容

根据本发明的一个实施例，提供了一种制造封装件的方法，包括：在第一载体上方放置多个第一器件管芯，其中，所述多个第一器件管芯和所述第一载体组合形成第一复合晶圆；将所述第一复合晶圆接合至第二晶圆，其中，通过混合接合将所述多个第一器件管芯接合至所述第二晶圆中的多个第二器件管芯；将所述第一载体从所述多个第一器件管芯分离；将所述多个第一器件管芯密封在密封材料中；以及在所述多个第一器件管芯和所述密封材料上方形成互连结构。

根据本发明的另一实施例，还提供了一种制造封装件的方法，包括：在载体上方放置多个第一器件管芯；在晶圆的多个第二器件管芯上形成多个贯通孔；使所述载体上的所述多个第一器件管芯与所述多个第二器件管芯对准；通过混合接合将所述多个第一器件管芯接合至所述多个第二器件管芯，其中，所述多个贯通孔延伸至位于所述多个第一器件管芯之间的间隔内；将所述载体从所述多个第一器件管芯分离；将所述多个第一器件管芯密封在密封材料中；实施平坦化以使所述多个第一器件管芯的顶面、所述密封材料的顶面和所述多个贯通孔的顶面齐平；以及在所述多个第一器件管芯和所述密封材料上方形成互连结构。

根据本发明的又一实施例，还提供了一种封装件，包括：第一器件管芯；第二器件管芯，位于所述第一器件管芯上方且通过混合接合而接合至所述第一器件管芯；密封材料，将所述第一器件管芯和所述第二器件管芯均密封在所述密封材料中；以及互连结构，位于所述第二器件管芯上方，其中，所述互连结构延伸超过所述第一器件管芯和所述第二器件管芯的边缘。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1至图9示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。

图10至图17示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。

图18至图26示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。

图27至图35示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。