[发明专利]降低读命令处理延迟的方法与装置

说明书

本发明公开一种降低读命令处理延迟的方法，包括：确定多个IO命令中的第一IO命令相对于第二IO命令是否为低延迟IO命令；如果所述第一IO命令相对于第二IO命令为低延迟IO命令，则优先地对所述第一IO命令做出响应。通过本发明，能够降低操作的延迟，提高SSD读的服务质量。

技术领域

本发明涉及存储领域，更具体地，涉及调整读写命令的优先顺序从而提高服务质量的技术。

背景技术

以固态存储设备(Solid Storage Device，SSD)为例，如图1所示，展示了存储设备的框图。固态存储设备102同主机相耦合，用于为主机提供存储能力。主机同固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如SATA(Serial AdvancedTechnology Attachment，串行高级技术附件)、SCSI(Small Computer System Interface，小型计算机系统接口)、SAS(Serial Attached SCSI，串行连接SCSI)、IDE(IntegratedDrive Electronics，集成驱动器电子)、USB(Universal Serial Bus，通用串行总线)、PCIE(Peripheral Component Interconnect Express,PCIe，高速外围组件互联)、NVMe(NVMExpress，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102包括接口103、控制部件104、一个或多个NVM(非易失存储器， Non-Volatile Memory)芯片105以及DRAM(Dynamic Random Access Memory，动态随机访问存储器)110。NAND闪存、相变存储器、FeRAM、MRAM等是常见的NVM。接口103可适配于通过例如SATA、IDE、USB、PCIE、NVMe、SAS、以太网、光纤通道等方式与主机交换数据。控制部件104用于控制在接口103、NVM芯片105以及DRAM 110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址分配、擦除均衡、坏块管理等。可通过软件、硬件、固件或其组合的多种方式实现控制部件104。控制部件104可以是FPGA (Field-programmable gate array，现场可编程门阵列)、ASIC(Application Specific Integrated Circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者控制器，在处理器或控制器中执行软件来操纵控制部件104的硬件来处理IO命令。控制部件104还耦合到DRAM 110，并可访问DRAM 110的数据。在DRAM可存储FTL表和/或缓存的IO命令的数据。

存储器目标(Target)是NAND闪存封装内的共享芯片使能(CE,Chip Ena ble)信号的一个或多个逻辑单元(Logic Unit)。每个逻辑单元具有逻辑单元号(LUN,Logic UnitNumber)。NAND闪存封装内可包括一个或多个管芯(Die)。典型地，逻辑单元对应于单一的管芯。逻辑单元可包括多个平面(Plane)。逻辑单元内的多个平面可以并行存取，而NAND闪存芯片内的多个逻辑单元可以彼此独立地执行命令和报告状态。在可从http://www.micron.com/～/media/Docu ments/Products/Other％20Documents/ONFI3_0Gold.ashx获得的“Open NAND F lash Interface Specification(Revision 3.0)”中，提供了关于目标(tar get)、逻辑单元、LUN、平面(Plane)的含义，其为现有技术的一部分。

存储介质上通常按页来存储和读取数据。而按块来擦除数据。块包含多个页。存储介质上的页(称为物理页)具有固定的尺寸，例如17664字节。物理页也可以具有其他的尺寸。