[发明专利]用于处理文本串的指令和逻辑

权利要求书

1.一种处理器，包括：

高速缓存，其具有多个高速缓存级别，包括一级(L1)高速缓存；

多个地址生成单元(AGU)；

多个算数逻辑单元(ALU)；

多个浮点(FP)单元；

指令读取逻辑单元，用于读取一个或多个指令；

指令译码逻辑单元，用于对所述指令进行译码；

乱序执行逻辑单元，用于进行所述指令的乱序执行；

寄存器文件，其包括一组128位的紧缩数据寄存器，用于存储紧缩单精度浮点(SPFP)数据元素和紧缩整数数据元素；

寄存器重命名逻辑单元，用于将逻辑寄存器重命名至所述寄存器文件内的物理存储单元；以及

多个执行单元，用于执行比较指令来将存储在第一紧缩数据寄存器中的第一多个紧缩无符号整数数据元素与存储在第二紧缩数据寄存器中的第二多个紧缩无符号整数数据元素进行比较，并且将掩码存储在第三紧缩数据寄存器中，其中，所述掩码表示第一紧缩无符号整数数据元素和第二紧缩无符号整数数据元素之间的所述比较的结果，所述掩码指示第一紧缩无符号整数数据元素和第二紧缩无符号整数数据元素是否共享至少一些数据元素的相等排序，所述比较指令具有立即字段，所述立即字段包括位，其中所述位等于0指示所述掩码是零扩展掩码，等于1指示所述掩码是字节或字掩码。

2.权利要求1所述的处理器，其中，所述第一数据元素和所述第二数据元素中的每一个包括8位。

3.权利要求1所述的处理器，其中，所述第一数据元素和所述第二数据元素中的每一个包括16位。

4.权利要求1所述的处理器，其中，所述第一数据元素和所述第二数据元素中的每一个包括32位。

5.一种处理器，包括：

高速缓存，其具有多个高速缓存级别，包括一级(L1)高速缓存；

多个地址生成单元(AGU)；

多个算数逻辑单元(ALU)；

多个浮点(FP)单元；

指令读取逻辑单元，用于读取一个或多个指令；

指令译码逻辑单元，用于对所述一个或多个指令进行译码；

乱序执行逻辑单元，用于进行所述一个或多个指令的乱序执行；

寄存器文件，其包括一组128位的紧缩数据寄存器，用于存储紧缩单精度浮点(SPFP)数据元素和紧缩整数数据元素；

寄存器重命名逻辑单元，用于将逻辑寄存器重命名至所述寄存器文件内的物理存储单元；以及

多个执行单元，用于执行：

第一比较指令，其用来将存储在第一紧缩数据寄存器中的第一多个紧缩无符号整数数据元素与存储在第二紧缩数据寄存器中的第二多个紧缩无符号整数数据元素进行比较，并且将掩码存储在第三紧缩数据寄存器中，其中，所述掩码表示第一紧缩无符号整数数据元素和第二紧缩无符号整数数据元素之间的所述比较的结果，所述掩码指示第一紧缩无符号整数数据元素和第二紧缩无符号整数数据元素是否共享至少一些数据元素的相等排序，所述比较指令具有立即字段，所述立即字段包括位，其中所述位等于0指示所述掩码是零扩展掩码，等于1指示所述掩码是字节或字掩码，

第二比较指令，其用来将存储在第四紧缩数据寄存器中的第一多个紧缩有符号整数数据元素与存储在第五紧缩数据寄存器中的第二多个紧缩有符号整数数据元素进行比较，并且将多个数据元素存储在第六紧缩数据寄存器中，其中，所述多个数据元素表示第一紧缩有符号整数数据元素和第二紧缩有符号整数数据元素之间的所述比较的结果，以及

第三比较指令，其用来将存储在第七紧缩数据寄存器中的第一多个紧缩单精度浮点(SPFP)数据元素与存储在第八紧缩数据寄存器中的第二多个紧缩SPFP数据元素进行比较，并且将多个数据元素存储在第九紧缩数据寄存器中来表示第一紧缩SPFP数据元素和第二紧缩SPFP数据元素之间的所述比较的结果，存储在所述第九紧缩数据寄存器中的所述多个数据元素中的每一个数据元素指示相应的第一紧缩SPFP数据元素和第二紧缩SPFP数据元素是否相等。

6.权利要求5所述的处理器，其中，所述第一比较指令和所述第二比较指令中的每一个的所述第一数据元素和所述第二数据元素中的每一个包括8位。