[发明专利]闪存错误控制电路及其方法

说明书

技术领域

本发明涉及一种闪存错误控制电路及其方法，尤其是涉及一种应用多核心做解码平行化计算与应用数据再利用概念的闪存错误控制电路及其方法。

背景技术

闪存随着覆写次数的增加，位错误率会上升，因此需要有错误更正解码的技术来更正数据的错误。错误更正的技术一般分为硬式解码(hard-decision decode)与软式解码(soft-decision decode)。硬式解码单纯利用数据所对应的错误更正码来进行错误检查与更正。而软式解码更利用了数据的错误率信息来对数据内容进行适应性修正，再以错误更正码来进行错误检查与更正。

硬式解码的好处是快速、算法简单，然而硬式解码的错误更正能力极为有限，以1024字节的数据搭配80字节检查码的BCH码为例，仅能提供最多45位的错误更正能力。相对地，软式解码的好处是具有相对于硬式解码而言更高的错误更正能力，然而软式解码的算法复杂，且所花费的时间远长于硬式解码。

因此，如何提供一个兼顾效率与错误更正能力的错误更正技术，是个有待克服的课题。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种闪存数据的错误修正方法与实作此方法的闪存错误控制电路。

本发明所要解决的技术问题是通过如下技术方案实现的：

依据本发明一实施例的闪存数据的错误修正方法，包括：读取一储存数据与对应该储存数据的一检查码。以储存数据与检查码决定第一待解码信息。以一第一算法对第一待解码信息进行错误修正，以产生一输出数据。判断以该第一算法执行的错误修正是否成功。当该第一算法执行的错误修正成功，输出该已解码数据。当错误修正不成功，依据一错误率信息，以一第二算法修正该第一待解码信息以得到一第二待解码信息，并对该第二待解码信息进行错误修正，以产生该输出数据。

依据本发明一实施例的闪存控制电路，第一算法与第二算法所使用的错误更正码可为BCH码或RS码。

依据本发明一实施例的闪存错误控制电路，包括主储存媒介与多个处理单元。每个处理单元包括高速缓存与多个处理核心。每个处理核心均电性连接该主储存媒介与该高速缓存，用来从该主储存媒介取得一待解码信息，并执行一第一算法依据该待解码信息，并行计算该待解码信息的所有特征值，将多个所述特征值储存于高速缓存中，再执行一第一算法依据多个所述特征值计算关于该待解码信息的一错误位置多项式，将该错误位置多项式的多个系数储存于该高速缓存中，以该错误位置多项式的多个所述系数用秦式搜寻法(Chien Search)以对该待解码信息进行解码。

换句话说，本发明提供一种闪存数据的错误修正方法，包括：从一闪存读取一储存数据与对应该储存数据的一检查码；依据该储存数据与该检查码，取得对应的多笔第一待解码信息；以及运行一软件以执行下列步骤：以一第一算法，平行地对多笔所述第一待解码信息进行错误修正，以产生多笔输出数据；判断多笔输出数据以该第一算法执行的错误修正是否成功；当任一第一待解码信息以该第一算法执行的错误修正成功，输出该输出数据；以及当任一第一待解码信息错误修正不成功，依据一错误率信息，以一第二算法修正该第一待解码信息以得到一第二待解码信息，并对该第二待解码信息进行错误修正，以产生该输出数据。

优选的，于以该第一算法，平行地对多笔所述第一待解码信息进行错误修正，以产生多笔输出数据的步骤中，对每一该第一待解码信息，执行的步骤包括：计算关于该第一待解码信息的所有特征值；依据多个所述特征值对该第一待解码信息进行一关键方程式运算；以及对执行该关键方程式的结果执行一秦氏搜寻法以判断是否产生该输出数据。

优选的，于以该第二算法对该第二待解码信息进行错误修正的步骤中，重复使用多个所述特征值。

优选的，所述的方法更包括：判断以该第二算法执行的错误修正是否成功；当该第二算法执行的错误修正成功，输出该输出数据；以及当错误修正不成功，依据该错误率信息，以一第三算法修正该第一待解码信息以得到一第三待解码信息，并对该第三待解码信息进行错误修正，以产生该输出数据。

优选的，该第三算法的复杂度高于该第二算法的复杂度。

优选的，该错误率信息从该闪存取得。

优选的，当错误修正不成功时，所述的方法更包括传送一错误信息报告给该闪存控制器，使该闪存控制器依据该错误信息报告对储存该储存数据的区块进行配置。