[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，包括：绝缘层、嵌埋于该绝缘层中的电子元件、设于该绝缘层上的介电层、设于该介电层上并电性连接该电子元件的线路层、以及设于该介电层中并围绕该线路层的止挡层，以令该止挡层作为切单过程中的对位标的，避免切割位置超出误差范围及产品损耗问题。

技术领域

本发明关于一种半导体封装技术，特别是指一种晶圆级封装技术。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer LevelPackaging，简称WLP)的技术。

如图1A至图1D，其为现有晶圆级半导体封装件1的制法的剖面示意图。

如图1A所示，形成一热化离型胶层(thermal release tape)11于一承载件10上。

接着，置放多个半导体元件12于该热化离型胶层11上，该些半导体元件12具有相对的作用面12a与非作用面12b，各该作用面12a上均具有多个电极垫120，且各该作用面12a黏着于该热化离型胶层11上。

如图1B所示，形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12。

如图1C所示，进行烘烤制程以硬化该封装胶体13，而同时该热化离型胶层11因受热后会失去黏性，故可一并移除该热化离型胶层11与该承载件10，以外露该半导体元件12的作用面12a。

如图1D所示，进行线路重布层(Redistribution layer，简称RDL)制程，形成一线路重布结构14于该封装胶体13与该半导体元件12的作用面12a上，令该线路重布结构14电性连接该半导体元件12的电极垫120。接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊球的导电元件16。最后进行切单制程。

然而，现有半导体封装件1的制法中，由于该线路重布结构14上的绝缘保护层15会覆盖于后续切单制程的切割道L上，故当进行切单制程时，需额外进行曝光、显影及蚀刻等制程以移除该切割道L上的绝缘保护层15的材料，导致该半导体封装件1的制作成本高，且该切割道L上易残留该绝缘保护层15的材料，而影响切割品质。

此外，该绝缘保护层15的边缘易造成切割时的误认，因而造成良率上的损失及信赖性问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，避免切割位置超出误差范围及产品损耗问题。

本发明的电子封装件包括：绝缘层；电子元件，其嵌埋于该绝缘层中；介电层，其形成于该绝缘层与该电子元件上；线路层，其形成于该介电层上并电性连接该电子元件；以及止挡层，其形成于该介电层中并围绕该线路层。

本发明亦提供一种电子封装件的制法，其包括：提供一嵌埋有电子元件的绝缘层；形成介电层于该绝缘层上；以及形成电性连接该电子元件的线路层于该介电层上，且形成围绕该线路层的止挡层于该介电层中。

前述的电子封装件及其制法中，该电子元件外露于该绝缘层的第二侧。

前述的电子封装件及其制法中，该止挡层为导体。

前述的电子封装件及其制法中，该止挡层为环形。

前述的电子封装件及其制法中，该止挡层电性连接该线路层的接地部。

前述的电子封装件及其制法中，还包括形成增层结构于该介电层与该线路层上，且该止挡层还形成于该增层结构中。例如，该止挡层的纵剖面形状呈迭杯状或柱状。