[发明专利]用于电镀期间的有效质量传递的电解液流体动力学的控制

说明书

本发明涉及用于电镀期间的有效质量传递的电解液流体动力学的控制。本发明描述用于将一种或一种以上金属电镀到衬底上的设备和方法。实施例包含经配置以用于在镀敷期间的有效质量传递以获得高度均匀的镀敷层的电镀设备，和包含在镀敷期间的有效质量传递以获得高度均匀的镀敷层的方法。在特定实施例中，使用晶片表面处的撞击流与剪切流的组合来实现所述质量传递。

分案申请信息

本发明专利申请是申请日为2011年7月1日、申请号为201110192296.8、发明名称为“用于电镀期间的有效质量传递的电解液流体动力学的控制”的发明专利申请的分案申请。

相关申请案的交叉参考

本申请案依据35U.S.C.§119(e)主张2010年7月2日申请的第61/361,333号美国临时专利申请案、2010年8月18日申请的第61/374,911号美国临时专利申请案和2010年10月21日申请的第61/405,608号美国临时专利申请案的优先权，以上美国临时专利申请案中的每一者以全文引用方式并入本文。

技术领域

本发明涉及用于在电镀期间控制电解液液体动力学的方法和设备。更特定来说，本文描述的方法和设备尤其有用于将金属镀敷到半导体晶片衬底上。

背景技术

在现代集成电路制造中，电化学沉积工艺已被广泛接受。在二十一世纪的早些年中从铝金属线向铜金属线的转变推动了对越来越复杂的电沉积工艺和镀敷工具的需要。大部分复杂性由于对装置金属化层中的越来越小的电流载运线的需要而进一步发展。这些铜线是通过在通常称为“镶嵌”处理的方法中将金属电镀到非常薄的高纵横比的沟槽和通孔中来形成。

目前，电化学沉积随时准备用于满足对复杂的封装和多芯片互连技术的商业需要，所述技术一般称为晶片级封装(WLP)和穿硅通孔(TSV)电连接技术。这些技术存在其自身的非常大的挑战。

所述技术需要比镶嵌应用显著更大的尺寸规模的电镀。取决于封装特征的类型和应用(例如，通过芯片连接的TSV、互连再分配布线、或芯片到板或芯片结合，例如倒装芯片柱)，在当前技术中，镀敷特征通常大于约2微米且通常为5到100微米(例如，柱可为约50微米)。对于例如电力母线等一些芯片上结构，待镀敷的特征可大于100微米。WLP特征的纵横比通常为约1:1(高度比宽度)或更小，而TSV结构可具有非常高的纵横比(例如，在约20:1的邻域中)。

在待沉积的材料量相对大的情况下，不仅特征大小，而且镀敷速度也在WLP和TSV应用与镶嵌应用之间不同。对于许多WLP应用，镀敷必须以至少约2微米/分钟的速率填充特征，且通常以至少约4微米/分钟的速率填充特征，且对于一些应用以至少约7微米/分钟的速率来填充。在这些较高镀敷速率体系下，电解液中的金属离子向镀敷表面的有效质量传递是重要的。

较高的镀敷速率相对于电沉积层的均匀性带来了挑战，即，必须以高度均匀方式来进行镀敷。对于各种WLP应用，镀敷必须径向沿着晶片表面展现最多约5％的半范围变化(称为晶片内均匀性，在裸片中在晶片直径上的多个位置处作为单个特征类型来测量)。类似同样的挑战性要求是具有不同大小(例如，特征直径)或特征密度(例如，阵列中部的隔离式或嵌入式特征)的各种特征的均匀沉积(厚度和形状)。此性能规范大体上称为裸片内不均匀性。裸片内不均匀性是作为如下指标来测量：如上所述的各种特征类型的局部可变性(例如，<5％半范围)对给定晶片裸片内在晶片上所述特定裸片位置处(例如，半径中点、中心或边缘处)的平均特征高度或形状。

最终的挑战性要求是对特征内形状的大体控制。线或柱可以凸出、平坦或凹入方式倾斜，其中平坦轮廓通常是(但并不总是)优选的。在满足这些挑战的同时，WLP应用必须与常规的成本较低的抓取与放置例行操作相竞争。再者，用于WLP应用的电化学沉积可能涉及镀敷各种非铜金属，例如铅、锡、银、镍、金及其各种合金，其中一些包含铜。

发明内容