[发明专利]FPGA芯片的版图生成方法及装置

说明书

技术领域

本发明涉及FPGA技术领域，尤其涉及一种FPGA芯片的版图生成方法及装置。

背景技术

在现场可编辑逻辑门阵列(Field Programmable Gate Array，FPGA)的设计开发过程中，硬件工程师通常需要了解FPGA芯片中各个模块的内部结构。因此，需要厂商的FPGA芯片集成开发环境能够提供这样的功能：当用户点击芯片上某一功能模块后，可以即时显示该功能模块的内部结构，显示内容包括：该功能模块对外的引脚分布、该功能模块内部的各个元素以及各元素之间的连接关系。

现有技术中，通常由硬件工程师提供FPGA芯片内部各个模块的电路设计图样，由版图设计工程师根据图样在软件上逐个画出各元素以及各元素之间的连线，完成后保存成预设格式的数据文件。当软件运行时可以加载预设格式的数据文件并显示，供用户查看。

然而，现有技术设计出的版图虽然会比较符合真实的电路设计图样，但是由于需要手动布线，手动布线不仅工作量大，且易出现错误。

发明内容

本发明解决的技术问题是如何在减小版图设计工程师工作量的同时，提高FPGA芯片模块版图布线的准确度。

为解决上述技术问题，本发明实施例提供一种FPGA芯片的版图生成方法，采用版图生成装置生成FPGA芯片的版图，所述生成方法包括：读取所述FPGA芯片对应的模块数据文件，获取各功能模块中所有元素的元素信息及各元素之间的连接关系；根据所述各功能模块中所有元素的元素信息及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置；根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间连线，得到所述FPGA芯片的版图并输出。

可选地，所述元素信息包括：元素名称及元素类型；所述各元素之间的连接关系包括：输入元素名称、输入端口名称、输出元素名称及输出端口名称。

可选地，所述根据所述各功能模块中所有元素的元素信息以及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置，包括：从所述元素信息中获取各功能模块分别对应的输入引脚的标号及输出引脚的标号；分别按照各输入引脚的标号及输出引脚的标号依次放置各输入引脚及输出引脚；按照所述元素信息以及各元素之间的连接关系，分别对各功能模块中余下的元素进行放置。所述按照所述元素的元素信息以及各元素之间的连接关系，分别对各功能模块余下的元素进行放置，包括：分别对各功能模块余下的元素进行拓扑排序；根据拓扑排序结果，确定各功能模块所需列数及各功能模块中余下元素的相对位置；根据所述各功能模块所需列数将放置背景划分成相应的列数；根据各元素的相对位置将各功能模块中余下元素放置在对应的列。

可选地，所述根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间进行连线，包括：

可选地，所述根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间进行连线，包括：获取待连线元素之间连线所对应的连接信息，所述连接信息包括：输入元素名称和输入端口名称、以及对应的输出元素名称和输出端口名称中的至少一种；获取各连线所对应的输入端口的坐标及输出端口的坐标；根据获取到的各连线所对应的输入端口的坐标及输出端口的坐标，计算所述待连线元素之间的路径并连线。

可选地，所述根据获取到的所述待连线元素对应的输入端口的坐标及输出端口的坐标，计算所述待连线元素之间的路径，包括：采用寻路算法，根据预设的位置搜索权值，计算所述待连线元素之间的路径。

可选地，所述寻路算法为以下任意一种：A-star寻路算法、跳点搜索寻路算法及AB-star寻路算法。

可选地，所述根据获取到的所述待连线元素对应的输入端口的坐标及输出端口的坐标，计算所述待连线元素之间的路径，包括：在预设区域范围内，调整所述位置搜索权值，使得所述待连线元素之间的路径在相应的位置处转折。

可选地，所述根据获取到的所述待连线元素对应的输入端口的坐标及输出端口的坐标，计算所述待连线元素之间的路径，包括：当检测到计算得到的所述待连线元素之间的路径与已有的路径重合时，对所述待连线元素之间的路径进行调整。

可选地，所述对所述待连线元素之间的路径进行调整，包括：将所述待连线元素之间的路径调整为与所述已有的路径平行且间距为预设距离的位置。