[发明专利]用以产生多重样式化光刻兼容集成电路布局的方法

说明书

技术领域

本发明实施例涉及一种由计算机实施的方法，其用以产生多重样式化光刻兼容集成电路布局。

背景技术

在半导体工业中，通过降低集成电路内部的组件尺寸，持续改善集成电路的速度及操作电源。通常可利用蚀刻分辨率(lithographic resolution)调整集成电路的内部组件尺寸。然而，在近几年，工具制造商无法再降低光光刻曝光工具(如用以成功地执行极紫外光(extreme ultraviolet，EUV)蚀刻)的波长，所以发展中的技术节点通常具有最小的特征尺寸，其系小于光光刻工具的照明波长。为了继续微缩组件尺寸，集成电路的制造程序利用特殊方法(如浸润式光刻(immersion lithography)、双调光刻胶(dual tone resist)、、、等)，用以改善传统的光光刻工具的分辨率，以增加它们的使用性。

多重样式化光刻(multiple patterning lithography，MPL)是一种光光刻策略，其系用于先进制作工艺节点，以降低图形间的最小间隔。为了执行MPL，系根据算法隔开集成电路布局，算法系对设计图形分配不同的“颜色”，其中设计图形之间的间隔系小于可显影的阈值。不同颜色对应不同的光掩膜，因此，在多道光掩膜中，系利用同一道光掩膜产生具有相同颜色的特征。通过不同光掩膜隔开集成电路布局数据，因此，由于隔开光掩膜所包括的特征并没有违反可显影的阈值，故设计图形之间的间隔小于可显影的阈值。

发明内容

根据本发明的一些实施例，一种由计算机实施的方法用以产生多重样式化光刻兼容集成电路布局。所述方法包括以下步骤。使用处理系统，整合多个集成电路单元，以形成集成电路布局，所述集成电路布局包括彼此紧邻的至少两个集成电路单元。在整合所述集成电路单元之后，使用所述处理系统执行分解算法，以将多重颜色分配至所述集成电路布局里的设计图形。在将所述颜色分配至所述设计图形之后，使用所述处理系统检测所述集成电路布局中的多重样式化着色冲突。使用所述处理系统执行修正算法，在所述修正算法下，通过翻转或移动所述紧邻集成电路单元中的至少一者而修正存在两紧邻集成电路单元中的冲突。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1A示出流程图的一些实施例，其中流程图包括用以产生根据一些实施例的多重样式化光刻兼容集成电路布局的步骤。

图1B示出根据一些实施例的集成电路布局中的跨行冲突(cross-row conflict)的实例。

图1C示出根据一些实施例的集成电路单元实例。

图2A示出根据一些实施例的风筝冲突图(kite of a conflict graph)。

图2B示出根据一些实施例的风筝列表冲突图(kite list of a conflict graph)。

图3A至图3D示出根据一些实施例的执行风筝列表检测算法的操作实例。

图4A至图4C示出根据一些实施例的执行颜色交换算法(color swapping algorithm)的操作实例。

图5A示出根据一些实施例的完全风筝列表(dead kite list)以及包括完全风筝列表的部分设计。

图5B示出根据一些实施例的使用单元翻转(cell flipping)以修正着色冲突(coloring conflict)。

图5C示出根据一些实施例的使用单元移动(cell shifting)以修正着色冲突。

图5D与图5E示出根据一些实施例的使用单元推移(cell pushing)以修正着色冲突。

图6为根据一些实施例的示出用以产生多重样式化光刻兼容集成电路布局的操作方法实例的流程图。

图7为根据一些实施例的示出用以产生多重样式化光刻兼容集成电路布局的操作方法实例的流程图。

图8示出根据一些实施例的配置成用于执行用以产生多重样式化光刻兼容集成电路布局的操作的计算机系统。

具体实施方式