[发明专利]用于减少的接口和串联触头电阻的触头集成

说明书

本发明涉及用于减少的接口和串联触头电阻的触头集成。本发明提供了通过等离子体浸没离子注入(PIII)和/或脉冲PIII在浅深度的半导体材料中轻度注入铂、铱、锇、铒、镱、镝和钆的方法。方法包括沉积衬垫层，然后掩蔽和注入特征以形成n型和p型半导体以及通过衬垫层注入材料。方法适合于涉及制造鳍式场效应晶体管(FinFET)的集成方案。

技术领域

本发明涉及半导体制造领域，具体涉及用于减少的接口和串联触头电阻的触头集成。

背景技术

半导体制造工艺涉及场效应晶体管和触头的制造。对半导体材料的触头接口的常规制造涉及各种材料的溅射以减少接口处的触头电阻。随着半导体器件缩小到越来越小的技术节点，缩小的特征尺寸使得这种材料在小特征中的沉积更具挑战性。

发明内容

本发明提供了用于处理半导体衬底的方法。一个方面涉及一种在衬底上形成触头的方法，所述方法包括：(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入(plasma immersion ion implantation)将第一材料注入到第一半导体材料中以形成p型半导体；以及(b)通过利用等离子体浸没离子注入将第二材料注入到第二半导体材料中以形成n型半导体。所述第一材料可以是铂、铱和锇中的任一种，所述第二材料可以是铒、镱、镝和钆中的任一种。

在各种实施方式中，该方法还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。在各种实施方式中，所述第一材料通过所述衬垫层注入。在一些实施方式中，所述第二材料通过所述衬垫层注入。

所述第一材料可以沉积到介于约1nm和约4nm之间的深度。在一些实施方式中，所述第二材料沉积到介于约1nm和约4nm之间的深度。在一些实施方式中，所述第一材料的掺杂浓度为约5×10¹⁴原子/cm²。在一些实施方式中，所述第二材料的掺杂浓度为约5×10¹⁴原子/cm²。

在各种实施方式中，所述第二半导体材料是硅和硅锗中的一种。在各种实施方式中，所述第一半导体材料是硅、碳化硅和磷化硅碳中的一种。

该方法还可以包括：(c)在形成所述n型半导体和所述p型半导体之后，用金属填充所述两个或更多个触头孔。

在一些实施方式中，用所述金属填充所述两个或更多个触头孔包括沉积无氟钨。在一些实施方式中，所述无氟钨在所述两个或更多个触头孔中沉积而不沉积所述衬垫层。在一些实施方式中，通过将衬底暴露于金属有机含钨前体和还原剂来沉积无氟钨。在一些实施方式中，通过将衬底暴露于含氯含钨前体和还原剂来沉积无氟钨。在一些实施方式中，在经注入的n型和p型半导体上直接沉积无氟钨。在一些实施方式中，用金属填充两个或更多个触头孔包括将铜电镀到衬底上。

在各种实施方式中，所述方法还包括(d)在执行(a)和(b)之间通过化学气相沉积来沉积第一氮化硅层；(e)在执行(b)之后通过化学气相沉积来沉积第二氮化硅层；以及(f)在执行(c)之前，打开(open)所述第一和氮化硅层。

具体而言，本发明的一些方面可以阐述如下:

1.一种在衬底上形成触头的方法，所述方法包括：

(a)在蚀刻所述衬底以形成两个或更多个触头孔之后，通过利用等离子体浸没离子注入将选自铂、铱和锇中的第一材料注入到第一半导体材料中以形成p型半导体；以及

(b)通过利用等离子体浸没离子注入将选自铒、镱、镝和钆中的第二材料注入到第二半导体材料中以形成n型半导体。

2.根据条款1所述的方法，还包括在(a)之前，在所述衬底上保形地沉积包含钛的衬垫层。

3.根据条款2所述的方法，其中所述第一材料通过所述衬垫层注入。