[发明专利]用于晶体管装置的应力记忆技术

说明书

一种用于晶体管装置的应力记忆技术，本发明涉及用于应力记忆技术的方法和以此方法制备的晶体管装置。在一个说明性实施例中，本申请内容涉及制造具有基板和设置在基板上方的栅极结构的NMOS晶体管装置的方法，该基板具有至少部分在栅极结构下方的通道区，该制造包括：通过将氮离子植入该基板中以执行氮离子植入工艺，从而在该基板中形成应力区，该应力区由通道区分隔开，其中，该应力区具有应力区深度；在NMOS晶体管装置之上形成覆盖材料层；以及在覆盖材料层就位后，执行应力成形退火工艺，从而在应力区中形成堆垛层错。在另一个实施例中，非晶化离子植入在氮离子植入之前、之后或一起执行。

技术领域

本申请大致上涉及半导体装置，以及涉及在制造晶体管装置时可以采用的各种应力记忆技术。

背景技术

在制造先进集成电路(如CPU、储存设备、特殊用途集成电路(applicationspecific integrated circuits,ASIC))时，需要根据指定的电路布局，在给定的芯片区域中形成大量的电路元件，其中场效晶体管(NMOS和PMOS晶体管)是在制造这种集成电路装置中使用的电路元件的重要类型。场效晶体管(不论是NMOS晶体管或PMOS晶体管)典型地包括在半导体基板上形成并由通道区分隔开的掺杂源极和漏极区。栅极绝缘层位于通道区之上且导电性栅电极位于该栅极绝缘层的上方。藉由施加适当的电压到栅电极，通道区变成导通并允许电流从源极区流向漏极区。

装置设计者不断地受到压力，以增加晶体管及使用这样的晶体管的集成电路产品的操作速度和电性效能。鉴于目前晶体管装置的栅极长度(源极区和漏极区之间的距离)可以是大约20-50纳米，并考虑到在将来预计会进一步缩小，故装置设计者已采用多种技术以努力改善装置性能，例如，使用高-k介电质、使用金属栅电极结构、在栅电极结构中纳入功函数金属等。装置设计师们用于提高装置性能的另一种技术是在装置的通道区诱发期望的应力，即，在NMOS装置的通道区诱发拉伸应力(以改善携带电荷的(charge-carrying)电子的迁移率)以及在PMOS装置的通道区诱发压缩应力(以改善的携带电荷的电洞的迁移率)。各种应力记忆技术是本领域技术人员已知的。

在CMOS应用中形成具有所需拉伸应力的NMOS晶体管的一个典型现有技术工艺流程如下。在形成栅极结构后，在P型装置被遮罩的情况下，对N型装置形成N型延伸和环形植入，接着在N型装置被遮罩的情况下，对P型装置形成延伸和环形植入，在P型装置上形成间隔物，在P型装置的源极/漏极区中蚀刻出空腔并在该P型装置的空腔中形成外延半导体材料。接下来，对N型装置执行所谓的应力记忆技术(Stress Memorization Technique,SMT)工艺模块。在N型装置形成间隔物以及使用诸如锗的材料执行非晶化植入(amorphizationimplant)工艺来将源极/漏极区非晶化(例如，使用锗在约55keV，3e¹⁴ion/cm²的剂量)。之后，SMT模块包括在基板上形成二氧化硅层(例如，约4纳米厚)，形成覆盖材料层(例如，具有所需内在应力的氮化硅厚层(例如，约40纳米厚))，以及在氮气环境中以750℃加热该装置约10分钟。之后，氮化硅层和二氧化硅层通过执行一或多个蚀刻工艺移除。然后，经由在装置的源极/漏极区中沉积外延半导体材料而在N型装置上形成凸起源极/漏极区。之后，经由执行离子植入工艺形成源极/漏极植入区。稍后执行加热工艺以修复基板被破坏的晶格结构，这种破坏是由于非晶化植入工艺及在此工艺流程时对基板所执行的其他离子植入工艺所造成的。