[发明专利]触发器电路

权利要求书

1.一种触发器电路，包含：

D型触发器，根据数据信号与门控时钟信号产生输出信号；以及

门控控制器，接收原始时钟信号，比较该输出信号与该数据信号，其中如果该输出信号等于该数据信号，该门控控制器维持该门控时钟信号在固定逻辑位，且其中如果该输出信号不同于该数据信号，该门控控制器使用该原始时钟信号作为该门控时钟信号。

2.如权利要求1所述的触发器电路，其特征在于，该固定逻辑位是逻辑高或逻辑低。

3.一种触发器电路，包含：

D型触发器，根据数据信号与门控时钟信号产生输出信号；以及

门控控制器，接收原始时钟信号，比较该输出信号与该数据信号，其中如果该输出信号等于该数据信号，该门控控制器维持该门控时钟信号在固定逻辑位，且其中如果该输出信号不同于该数据信号，该门控控制器使用该原始时钟信号作为该门控时钟信号；

其中该门控控制器包含比较电路与双时钟相位锁存器。

4.如权利要求3所述的触发器电路，其特征在于，该比较电路包含：

第一反相器，其中该第一反相器包含输入端来接收该数据信号，及输出端耦接到第一节点；

第一传输门，根据该第一节点的电压选择性通过反相输出信号给第二节点；以及

第二传输门，根据该数据信号选择性通过该输出信号给该第二节点。

5.如权利要求4所述的触发器电路，其特征在于，该双时钟相位锁存器包含：

第二反相器，其中该第二反相器包含输入端来接收该原始时钟信号，以及输出端耦接到第三节点；

第三反相器，其中该第三反相器包含输入端耦接到该第三节点，以及输出端耦接到第四节点；以及

第三传输门，根据该第三节点的电压选择性通过该第二节点的电压给第五节点。

6.如权利要求5所述的触发器电路，其特征在于，该双时钟相位锁存器更包含：

第四反相器，其中该第四反相器包含输入端耦接到该第五节点，以及输出端耦接到第六节点；

第七晶体管，其中该第七晶体管包含控制端耦接到第六节点，第一端耦接到供电电压，以及第二端耦接到第七节点；

第八晶体管，其中该第八晶体管包含控制端耦接到该第三节点，第一端耦接到该第七节点，以及第二端耦接到该第五节点；

第九晶体管，其中该第九晶体管包含控制端耦接到该第四节点，第一端耦接到该第五节点，以及第二端耦接到第八节点；以及

第十晶体管，其中该第十晶体管包含控制端耦接到该第六节点，第一端耦接到该第八节点，以及第二端耦接到地电压。

7.如权利要求6所述的触发器电路,其特征在于，该第七晶体管与该第八晶体管为PMOS晶体管且该第九晶体管与该第十晶体管为NMOS晶体管。

8.如权利要求6所述的触发器电路,其特征在于，该双时钟相位锁存器更包含：

第十一晶体管，其中该第十一晶体管包含控制端耦接到该第四节点，第一端耦接到该供电电压，以及第二端耦接到第九节点；

第十二晶体管，其中该第十二晶体管包含控制端来接收测试使能信号，第一端耦接到该供电电压，以及第二端耦接到第十节点；

第十三晶体管，其中该第十三晶体管包含控制端耦接到该第六节点，第一端耦接到该第十节点，以及第二端耦接到该第十节点；

第十四晶体管，其中该第十四晶体管包含控制端耦接到该第四节点，第一端耦接到该第九节点，以及第二端耦接到第十一节点；

第十五晶体管，其中该第十五晶体管包含控制端耦接到该第六节点，第一端耦接到该第十一节点，以及第二端耦接到该地电压；

第十六晶体管，其中该第十六晶体管包含控制来接收该测试使能信号，第一端耦接到该第十一节点，以及第二端耦接到该地电压；以及

第五反相器，其中该第五反相器包含输入端耦接到该第九节点，以及输出端来输出该门控时钟信号。

9.如权利要求8所述的触发器电路,其特征在于，该第十一晶体管，该第十二晶体管，该第十三晶体管为PMOS晶体管，该第十四晶体管，该第十五晶体管，该第十六晶体管为NMOS晶体管。