[发明专利]半导体器件

说明书

本技术涉及一种半导体器件。该半导体器件包含：多个裸芯，上下叠置，多个裸芯中的每一个包含第一主表面和在第一主表面上的IO导电图案，IO导电图案延伸到实质垂直于第一主表面的辅表面，以形成辅表面上的至少一个IO电接触，其中多个裸芯对齐，使得全部裸芯的对应的辅表面相对于彼此实质上共平面，以形成共同的平坦侧壁，以及多个IO布线迹线，形成在侧壁之上并且从侧壁至少部分地间隔开。多个IO布线迹线沿侧壁上的第一方向彼此间隔开，并且IO布线迹线中的每一个电连接到相应的IO电接触，并且在侧壁上在第二方向上延伸，第二方向实质垂直于第一方向。

技术领域

本技术涉及一种半导体器件。

背景技术

对于便携式消费电子产品需求的强势增长正在驱动对于高容量储存部件的需求。半导体存储器部件(例如闪速存储器储存卡)正变得被广泛使用，以迎合数字信息储存和交换日益增长的需求。它们的便携性、多功能性和坚固设计，以及它们的高可靠性和大容量，已使这样的存储器部件理想地使用在多种多样的电子产品部件中，包括例如数字相机、数字音乐播放器、视频游戏机、PDA和移动电话。

尽管各种封装体配置是已知的，闪速存储器储存卡典型地被制造为单封装体系统(SiP)或多芯片模块(MCM)，其中多个裸芯安装并且互连到基板上。基板包含刚性的介电基部和施加并构图在其一面或两面上的导电层。电连接(例如引线建合体或硅通孔(TSV))形成在裸芯上的导电垫与基板上的导电层之间，用以裸芯，之间以及裸芯和基板之间的互连。电连接建立之后，组装件典型地被包裹在模塑料中，提供对于环境的保护。的

为提高半导体器件的IO速度和IO可靠性，用于数据输入和输出(IO)的电连接被分组为多个IO通道，从而在诸IO通道中分配IO通量。IO通道的增加典型地需要显著增加电连接。例如，包含4个堆叠的裸芯的DDR高带宽存储器(HBM)器件配置为TSV电连接则需要多于一千的IO引脚，以实现16个IO通道。这样IO引脚的大量增加可能复杂化相应半导体器件的电路设计，并且造成实现具有多IO通道的半导体器件困难。

发明内容

附图说明

图1A至1C分别是根据本技术实施例的半导体器件的示意透视图、示意正视图和沿图1B中的线C-C’取的示意截面图。

图2是示出根据本技术实施例的半导体器件制造方法的流程图。

图3A至图3C是示出根据本技术实施例的半导体器件制造方法的不同步骤的示意透视图。

图4A至图4C是根据本技术另一实施例的半导体器件的示意透视图、示意正视图和沿图4B的线C-C’所取的示意截面图。

图5A和图5B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。

图6A和图6B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。

图7A和图7B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。

图8是根据本技术另一实施例的半导体器件的示意透视图。

图9A至图9C是示出根据本技术另一实施例的半导体器件的制造方法不同阶段的示意图。

图10A至图10C是示出根据本技术的第三实施例的半导体器件的第二制造方法不同阶段的示意图。

图11是示出根据本技术实施例形成裸芯堆叠体的侧壁上的导电图案的方法的流程图。

图12A至图16B是示出根据本技术实施例形成裸芯堆叠体的侧壁上的导电图案的方法不同阶段的示意图。

具体实施方式