[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明实施例涉及半导体集成电路，且更具体地涉及具有全环栅结构的半导体器件及其制造工艺。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍FET(FinFET)和全环栅(GAA)FET的诸如多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极邻近具有在其间插入的栅极介电层的沟道区域的三个侧面。由于栅极结构环绕(围绕)在三个表面上的鳍，晶体管基本上具有控制穿过鳍或沟道区域的电流的三个栅极。遗憾地，沟道的第四侧、底部远离栅电极并且因此不受栅极的严密控制。相比之下，在GAA FET中，沟道区域的所有侧表面由栅电极围绕，这允许在沟道区域中更完全消耗且导致短沟道效应更少(由于亚阈值电流摆动(SS)更陡峭和漏极感应势垒降低(DIBL)更小)。

随着晶体管尺寸持续低成比例减小至亚20nm至25nm的技术节点，需要GAA FET的进一步改善。

发明内容

根据本发明的一个实施例，提供了一种半导体器件，包括：第一沟道区域，设置在衬底上方；第一源极区域和第一漏极区域，设置在所述衬底上方且连接至所述第一沟道区域使得所述第一沟道区域设置在所述第一源极区域和所述第一漏极区域之间；栅极介电层，设置在所述第一沟道区域上且围绕所述第一沟道区域；栅电极层，设置在所述栅极介电层上且围绕所述第一沟道区域；以及第二源极区域和第二漏极区域，分别设置在所述衬底上方且设置在所述第一源极区域和所述第一漏极区域下方，其中：所述第二源极区域和所述第二漏极区域与所述栅极介电层接触，以及所述第一源极区域和所述第一漏极区域的晶格常数不同于所述第二源极区域和所述第二漏极区域的晶格常数。

根据本发明的另一实施例，还提供了一种半导体器件，包括p沟道场效应晶体管和n沟道场效应晶体管，其中：所述p沟道场效应晶体管和所述n沟道场效应晶体管的每个均包括：设置在衬底上方的鳍结构；部分地覆盖所述鳍结构的栅极结构；以及形成在所述鳍结构上方的未被所述栅极结构覆盖的源极和漏极结构，所述p沟道场效应晶体管和所述n沟道场效应晶体管的每个的所述栅极结构均包括：设置在所述衬底上方的第一沟道区域；设置在所述第一沟道区域上且围绕所述第一沟道区域的栅极介电层；以及设置在所述栅极介电层上且围绕所述第一沟道区域的栅电极层，以及在所述p沟道场效应晶体管中：所述源极和漏极结构包括第一源极和漏极层和具有与所述第一源极和漏极层的晶格常数不同的晶格常数的第二源极和漏极层，所述第一源极和漏极层连接至所述第一沟道区域，所述第一源极和漏极层具有与所述第一沟道区域的晶格常数不同的晶格常数，以及所述第二源极和漏极层的侧面与所述栅极介电层接触。

根据本发明的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上方在垂直方向上形成被第二半导体层夹住的第一半导体层；将所述第一半导体层和所述第二半导体层图案化为鳍结构使得所述鳍结构包括由所述第二半导体层制成的牺牲层和由所述第一半导体层制成的沟道区域；在所述鳍结构上方形成牺牲栅极结构使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分仍然暴露；去除所述鳍结构的未由所述牺牲栅极结构覆盖的所述剩余部分；形成源极/漏极区域；去除所述牺牲栅极结构；在去除所述牺牲栅极结构之后去除所述鳍结构中的所述牺牲层以暴露所述沟道区域；在暴露的所述沟道区域周围形成栅极介电层和栅电极层，其中：形成所述源极/漏极区域包括：去除所述第一半导体层从而使得暴露所述第二半导体层的至少一个；以及在暴露的所述第二半导体层上和周围形成第一源极/漏极层，所述第一源极/漏极层连接至所述沟道区域，所述第二半导体层的在所述源极/漏极区域中的侧面与所述栅极介电层接触，以及所述第一源极/漏极层的晶格常数不同于所述第二半导体层的晶格常数，且所述第一源极/漏极层的晶格常数不同于所述沟道区域的晶格常数。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1至图17B示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。

具体实施方式