[发明专利]用于分析互连工艺变化的方法

说明书

技术领域

本发明实施例是有关于一种用于分析互连工艺变化的方法。

背景技术

在集成电路(integrated circuit；IC)的批量制作期间，半导体制造过程中的工艺变化会影响所得IC芯片的操作效能(performance)。另外，由于半导体制造工艺朝向越来越小的特征大小(例如28纳米以及以下)，IC的互连结构中的寄生电阻电容(resistance-capacitance；RC)元件对所得IC芯片的操作具有增大效果。工艺变化以及寄生RC元件可负面地影响产率，以及所得IC芯片的效能以及信赖度(reliability)。IC芯片设计者使用计算机模拟以考虑工艺变化及工艺所产生的寄生RC元件。

发明内容

本发明提供用于分析互连工艺变化的方法。IC的互连结构中的寄生RC元件的第一描述由至少一个处理器产生。第一描述描述分别在典型工艺拐角以及外围工艺拐角处的寄生RC元件。从第一描述在外围工艺拐角处由至少一个处理器产生灵敏度值。灵敏度值分别量化寄生RC元件对工艺变化的灵敏程度。灵敏度值通过至少一个处理器合并到以工艺变化参数的函数来描述RC元件的RC元件的第二描述中。通过至少一个处理器通过反复地模拟具有工艺变化参数的不同值的第二描述来对第二描述执行模拟。

附图说明

图1说明用于分析集成电路(IC)的互连结构中的工艺变化以及寄生电阻电容(RC)元件的系统数据流程图。

图2说明用于分析IC的互连结构中的工艺变化以及寄生RC元件的方法流程图。

图3A说明适用于图2的方法的IC布局的实例横截面图。

图3B说明其中已经添加寄生RC元件的图3A的线路后端(back end of line；BEOL)实例的横截面图。

图4说明用于对寄生电阻元件执行灵敏度提取的方法的实例流程图。

图5A到图5D说明根据图4的方法的一些实施例的提取以及操纵。

图6说明用于对寄生电容元件执行灵敏度提取的方法的一些实施例的流程图。

图7A到图7I说明根据图6的方法的一些实施例的提取以及操纵。

图8说明用于分析IC的互连结构中的工艺变化以及寄生RC元件的基于处理器的系统的一些实施例的框图。

具体实施方式

本发明提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些组件和布置仅为实例且并不意欲为限制性的。例如，在以下描述中，第一特征在第二特征上方或上的形成可以包含第一特征和第二特征直接接触形成的实施例，且还可包含额外特征可以在第一特征与第二特征之间形成使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可能在各个实例中重复参考数字和/或字母。此重复是出于简化和清楚的目的，且本身并不指定所论述的各种实施例和/或配置之间的关系。

此外，为了易于描述，可使用例如“在…下方”、“在…下”、“下部”、“在…上”、“上部”及其类似者的空间相关术语，以描述如图中所说明的一个元件或特征相对于另一元件或特征的关系。除图式中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的与空间相关的对描述词同样可相应地进行解释。

用于集成电路(IC)的设计工艺包括电路示意图的设计、电路示意图的IC布局的设计以及电路示意图以及IC布局符合或超过预定标准的验证。通常，验证使用计算机模拟来验证IC工艺变化的耐受性，以及IC的互连结构中的寄生电阻电容(RC)元件。未经计算机模拟验证可导致低产率，和/或IC的批量制作期间的不良执行和/或不可靠的IC芯片。

用于验证IC对工艺变化以及寄生RC元件具有耐受性的一个方法使用蒙特卡罗(Monte Carlo；MC)模拟。MC模拟使互连结构的三维尺寸(例如，宽度、高度以及厚度)变化以产生新互连结构。随后使用对应RC技术文件对新互连结构执行RC提取以产生RC网表，且使用RC网表执行模拟以预测IC的效能。然而，此方法为计算密集型，且取决于大量RC技术文件。