[发明专利]一种MOS器件原子层沉积原位制备方法

说明书

本发明涉及半导体器件制备技术领域，具体涉及一种MOS器件原子层沉积原位制备方法。所述制备方法，包括如下步骤：对基底进行清洗，放入选区修饰处理腔体；将所述基底表面选区改性，为原子层沉积生长半导体材料提供成核中心；在原子层沉积腔体中在所述基底上改性过的地方生长半导体材料作为沟道；将所述基底表面选区改性，为原子层沉积生长高k绝缘材料提供成核中心；在原子层沉积腔体中在所述基底上改性过的地方生长高k绝缘材料作为器件栅介质层；将所述基底表面选区改性，为原子层沉积生长金属层提供成核中心；在原子层沉积腔体中在所述基底上改性过的地方生长金属层作为器件电极。本发明有效提高器件的均匀性、稳定性和整体工艺质量。

技术领域

本发明涉及半导体器件制备技术领域，具体涉及一种MOS器件原子层沉积原位制备方法。

背景技术

以半导体产业为基础的信息学科飞速发展，以极快的速度推动着全球科技进步。其中金属-氧化物-半导体(MOS)光电器件因其应该广泛、工艺成熟、成本低廉，已占据集成电路器件中的统治地位，成为信息科学发展的基础。其发展一直遵循摩尔定律的等比例缩小。随着光刻、刻蚀等半导体工艺技术及仪器装备及技术的发展，横向面x-y关键尺度从微米到将发展到突破亚10nm。在尺寸小于10nm线宽时，因尺度效应等物理因素的影响，其器件性能的突破受到极大制约，这迫使人们去探索新材料。

集成电路是信息科学发展的基础，其发展一直遵循摩尔定律的等比例缩小，随着半导体工艺技术及仪器装备及技术的发展，下一步将发展到突破亚10纳米。为了解决基于二维材料生长机理及能带调控等纳电子器件构造问题，现有的多步分立工艺集成电路微细加工方法受到挑战。

以硅为代表的微电子集成产业为基础，已发产出一整套高度精密可控的平面工艺。相应设备技术、工艺技术的开发及在工艺集成中的应用也是产业技术研发中的关键和难点。在集成电路的前道工艺(FEOL)中，随着特征尺寸的持续缩小，当前工业界和科研学术界对于生长高k栅介质和金属栅电极材料的方法已经达成高度一致，即采用原子层沉积(ALD)技术。

ALD是一种通过表面交替饱和化学反应实现的化学气相沉积技术。原子层沉积具有自限制性特点，即在每个脉冲周期中，气相前驱体只能在沉积表面的原子成键位沉积反应，并且恰好以饱和量覆盖表面的各部分，能够在非常宽的工艺窗口中逐层重复生长。ALD的薄膜厚度只取决于沉积脉冲的次数，反应剂流速对沉积过程无影响，因此ALD技术有以下显著优点：能够从原子尺度上精确控制薄膜的厚度、生长薄膜均匀性好、生长的薄膜致密、以及良好的覆盖填充性能。

集成电路后道工艺(BEOL)中，为了解决集成电路的互连延迟这一关键问题，铜/低介电常数介质互连被采用了。具有良好台阶覆盖性能的ALD工艺必然是特征尺寸不断缩小的器件的Cu互连制备工艺的最终选择。

除此之外，ALD成膜机理样品范围非常广泛，例如金属氧化物、氮化物、硫化物、氟化物、纯金属涂层、纳米叠层、混合氧化物、掺杂薄膜等，可用于多种应用。这些薄膜材料中，不仅包含了应用最为广泛的绝缘体高k介质材料，还包含了ZnO、Si等半导体材料，以及Ir、Pt等金属电极材料。

而对于金属-氧化物-半导体(MOS)光电器件，其物理结构上，是以金属- 氧化物-半导体的电容为核心，其MOS电容的特性决定了器件的操作特性。ALD 丰富的材料制备资源，使其不但包含了器件中必须的金属、高介电常数氧化物、低电阻率和具有良好稳定性的半导体材料，还可以满足栅保护层、互联种子层等多种器件所需的工艺条件。以此为基础，可以完全利用ALD制备MOS器件全套薄膜材料。