[发明专利]半导体结构及其形成方法有效
申请号: | 201610991455.3 | 申请日: | 2016-11-10 |
公开(公告)号: | CN108074868B | 公开(公告)日: | 2020-11-03 |
发明(设计)人: | 李勇 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L27/092;H01L21/336;H01L29/78 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 高静;吴敏 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 半导体 结构 及其 形成 方法 | ||
1.一种半导体结构的形成方法,其特征在于,包括:
提供含锗基底,所述基底包括NMOS区域和PMOS区域;
在所述基底上形成栅极结构;
在所述栅极结构两侧的基底内形成初始凹槽;形成初始凹槽的步骤包括:在所述NMOS区域栅极结构两侧的基底内形成N区初始凹槽;在所述PMOS区域栅极结构两侧的基底内形成P区初始凹槽;
采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀,去除部分厚度基底材料,形成凹槽;所述混合刻蚀气体包括硅源气体和HCl气体;对所述初始凹槽的侧壁和底部进行刻蚀的步骤包括:对所述N区初始凹槽的侧壁和底部进行刻蚀,形成N区凹槽;对所述P区初始凹槽的侧壁和底部进行刻蚀,形成P区凹槽;
在所述凹槽内形成掺杂外延层;形成掺杂外延层的步骤包括:在所述N区凹槽内形成N型掺杂外延层;在所述P区凹槽内形成P型掺杂外延层;
其中,在所述P区凹槽内形成P型掺杂外延层的步骤包括:在所述P区凹槽的底部和侧壁形成掺杂有P型离子的第一P型掺杂半导体层;在所述第一P型掺杂半导体层上形成掺杂有P型离子的第二P型掺杂半导体层,且所述第二P型掺杂半导体层的掺杂离子浓度小于所述第一P型掺杂半导体层的掺杂离子浓度。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述凹槽的步骤包括:提供所述硅源气体和HCl气体的混合气体;
所述硅源气体与所述初始凹槽暴露出的含锗基底反应形成Ge-Si键;
所述HCl气体去除所述Ge-Si键,以去除部分厚度基底材料。
3.如权利要求1所述的半导体结构的形成方法,其特征在于,所述硅源气体为SiH4、Si2Cl2或SiHCl3。
4.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述凹槽的步骤中,所述硅源气体为SiH4,SiH4的气体流量为10sccm至1000sccm,HCl的气体流量为5sccm至100sccm,工艺温度为400℃至700℃。
5.如权利要求1所述的半导体结构的形成方法,其特征在于,对所述初始凹槽的侧壁和底部进行刻蚀的步骤中,所述基底材料的去除量为1nm至2nm。
6.如权利要求1所述的半导体结构的形成方法,其特征在于,在所述栅极结构两侧的基底内形成初始凹槽的步骤包括:采用各向异性刻蚀工艺,刻蚀所述栅极结构两侧部分厚度的基底。
7.如权利要求6所述的半导体结构的形成方法,其特征在于,刻蚀所述栅极结构两侧部分厚度的基底的步骤中,所述基底的去除量为10nm至60nm。
8.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一P型掺杂半导体层的材料为掺杂有Ge离子和B离子的Si,Ge离子的原子百分比含量为30%至60%,B离子的掺杂浓度为1.4E21atom/cm3至2.6E21atom/cm3。
9.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二P型掺杂半导体层的材料为掺杂有Ge离子和B离子的Si,Ge离子的原子百分比含量为10%至20%,B离子的掺杂浓度为1.4E20atom/cm3至2.6E20atom/cm3。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一P型掺杂半导体层厚度与所述第二P型掺杂半导体层厚度的比值为1:15至1:5。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造