[发明专利]半导体结构及其制造方法

说明书

一种半导体结构及其制造方法，方法包括：提供具有底层互连结构的基底；在基底和底层互连结构上形成刻蚀停止层；在刻蚀停止层上形成介电层；在介电层上形成硬掩膜层；形成覆盖硬掩膜层的通孔图形层；以通孔图形层为掩膜刻蚀部分厚度介电层形成初始通孔；去除通孔图形层；以硬掩膜层为掩膜刻蚀介电层形成初始沟槽，且刻蚀过程使初始通孔露出刻蚀停止层，初始通孔和初始沟槽构成初始开口；去除硬掩膜层后去除初始开口露出的刻蚀停止层，形成露出底层互连结构的开口；向开口内填充导电材料。本发明去除硬掩膜层后去除刻蚀停止层，去除刻蚀停止层的过程使开口顶部尺寸增大，从而提高导电材料的填充能力，且避免对所述底层互连结构造成损耗。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。

但是，现有技术形成的互连结构质量有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其制造方法，提高互连结构的质量，从而提高所形成半导体器件的电学性能和可靠性性能。

为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底中形成有底层互连结构；在所述基底和底层互连结构上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层，所述硬掩膜层内具有沟槽图形开口，所述沟槽图形开口的延伸方向为第一方向，与所述第一方向相垂直的为第二方向；形成覆盖所述硬掩膜层的通孔图形层，所述通孔图形层内具有通孔图形开口；其中，所述通孔图形开口位于所述沟槽图形开口上方，且在第二方向上，所述通孔图形开口的尺寸大于所述沟槽图形开口的尺寸；以所述通孔图形层为掩膜，刻蚀部分厚度的所述介电层，在所述介电层内形成初始通孔；去除所述通孔图形层；去除所述通孔图形层后，以所述硬掩膜层为掩膜，刻蚀所述介电层形成初始沟槽，且所述刻蚀过程使所述初始通孔露出所述刻蚀停止层，所述初始通孔和所述初始沟槽构成初始开口；其中，所述初始沟槽底部和初始通孔顶部相连通；去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层，形成露出所述底层互连结构的开口；向所述开口内填充导电材料，以形成互连结构。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底中具有底层互连结构；底部阻挡层，位于所述基底和底层互连结构上；刻蚀停止层，位于所述底部阻挡层上；介电层，位于所述刻蚀停止层上；导电材料，贯穿所述介电层、刻蚀停止层和底部阻挡层，且与所述底层互连结构电连接；其中，所述导电材料、介电层、刻蚀停止层和底部阻挡层用于构成互连结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在基底上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层；后续以所述硬掩膜层为掩膜刻蚀所述介电层以形成初始开口后，去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层。一方面，采用在去除所述硬掩膜层后去除初始开口露出的刻蚀停止层的方案，由于所述初始开口暴露在刻蚀环境中，因此去除所述刻蚀停止层的过程中还刻蚀所述初始开口顶部的介电层，从而使所述初始开口的顶部尺寸增大，进而有利于提高后续导电材料的填充能力；另一方面，在露出所述底层互连结构之前，去除所述硬掩膜层，所述方案可以避免去除所述硬掩膜层的工艺对所述底层互连结构造成损耗；综合以上两个方面，本发明所述制造方法有利于提高互连结构的质量，进而提高所形成半导体器件的电学性能和可靠性性能。