[发明专利]半导体器件

说明书

本发明提供半导体器件，课题在于通过选择MONOS存储器的各存储器单元进行擦除动作而实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的微细化。将分栅式MONOS存储器的存储器单元形成在作为半导体衬底一部分的板状鳍片上。在数据擦除动作中，在进行擦除的选择存储器单元中，对漏极区域施加0V且对存储器栅电极施加正电压，由此通过FN方式进行擦除。在数据擦除动作中，在不进行擦除的非选择存储器单元的、连接于与选择存储器单元相同的存储器栅极线的存储器单元中，将漏极区域设为开放状态且对存储器栅电极施加正电压，由此在沟道区域产生感应电压区域，因此沟道区域与存储器栅电极间的电位差减小，不进行擦除。

技术领域

本发明涉及半导体器件，特别是涉及应用于包含具备鳍片(fin)式晶体管的存储器单元、或者SOI上的存储器单元在内的半导体器件的有效技术。

背景技术

作为能够实现电写入、电擦除的非易失性半导体存储器件，广泛使用EEPROM(Electrically Erasable Programmable Read Only Memory：电可擦可编程只读存储器)。目前广泛使用的以闪存为代表的这些存储器件，在MISFET的栅电极下具有由氧化膜包围的导电性的浮动栅电极或者陷阱性绝缘膜，将浮动栅极或者陷阱性绝缘膜中的电荷蓄积状态作为存储信息，并将该存储信息作为晶体管的阈值来读出。该陷阱性绝缘膜是指能够实现电荷蓄积的绝缘膜，作为一例举出有氮化硅膜等。通过这种相对于电荷蓄积区域注入、释放电荷而使MISFET的阈值变动(shift)，使该MISFET作为存储元件进行动作。作为该闪存，有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属-氧化物-氮化物-氧化物-半导体)的分栅式单元。

另外，作为动作速度快、且能够实现降低漏电流及功耗以及实现微细化的电场效应晶体管，已知有鳍片式的晶体管。鳍片式的晶体管(FINFET：Fin Field EffectTransistor)例如为具有形成在衬底上的半导体层的图案作为沟道层、并具有以跨越的方式形成在该图案上的栅电极的半导体元件。

另外，作为能够抑制短沟道效应以及抑制元件偏差的半导体器件，目前使用利用了SOI(Silicon On Insulator：绝缘衬底上的硅)衬底的半导体器件。SOI衬底为在由高阻抗的Si(硅)等构成的支承衬底上形成有BOX(Buried Oxide)膜(隐埋氧化膜)、且在BOX膜上形成有主要含有Si的薄层(硅层、SOI层)的衬底。

专利文献1(日本特开2005-332502号公报)中记载有EEPROM的存储器阵列(存储器单元阵列)构造。

专利文献2(日本特开2006-041354号公报)中记载有分栅构造的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)存储器的存储器阵列构造。

专利文献1：日本特开2005-332502号公报

专利文献2：日本特开2006-041354号公报

在EEPROM中，能够分别单独地选择存储器单元而进行擦除动作。然而，在EEPROM中，针对每个存储器单元控制阱的电位，由此实现这种以位(bit，比特)为单位的擦除动作，因此，为了分离各阱则需要很大的面积。

与此相对，在不针对每个存储器单元控制阱的电位的分栅式的MONOS存储器中，只要能够进行以位为单位的擦除动作即可，能够实现装置面积的缩小。然而，由于源极线和存储器栅极线并行设置等原因，例如需要对与源极线平行排列有多个的1行的所有存储器单元一并进行擦除动作，从而存在擦除动作时无法选择各存储器单元的问题。

发明内容

本发明是鉴于上述问题而提出的，其目的在于提供一种改善性能的半导体器件，还在于通过选择MONOS存储器的各存储器单元进行擦除动作而实现具有EEPROM的存储器阵列(存储器单元阵列)构造的半导体器件的微细化。