[发明专利]一种检测安全芯片工作状态的方法及检测电路

权利要求书

1.一种检测安全芯片工作状态的电路，其特征在于，包括：第一寄存单元，与所述第一寄存单元连接的触发单元和延迟单元，与所述延迟单元连接的选路单元，与所述选路单元连接的第二寄存单元，所述第二寄存单元与所述触发单元连接；

其中，第一寄存单元，用于在时钟信号有效时，根据输入至所述第一寄存单元的触发信号获取第一信号，以及将所述第一信号输出至所述延迟单元和第二逻辑门单元；

所述延迟单元，用于将所述第一信号延迟不同时间段以产生多个延迟信号，并在所述时钟信号有效时，根据所述多个延迟信号生成多个第二信号；

所述选路单元，用于从所述多个第二信号中选择一个第二信号，并将所选择的第二信号输出至所述第二寄存单元；

所述第二寄存单元，用于在所述时钟信号有效时，根据接收的第二信号生成第三信号，并将所述第三信号输出至所述触发单元；

所述触发单元，用于对所述第三信号和所述第一信号进行逻辑运算，获取电平信号，并根据所述电平信号确定是否输出报警信号。

2.根据权利要求1所述的电路，其特征在于，所述选路单元具体用于：

接收选择信号；所述选择信号用于指示从所述多个第二信号中选择一个第二信号；

根据所述选择信号从所述多个第二信号中选择一个第二信号。

3.根据权利要求1或2所述的电路，其特征在于，所述延迟单元包括至少一个第三寄存单元，以及与至少一个第三寄存单元中每个第三寄存单元相连的延迟链路；

其中，所述延迟链路，用于将所述第一信号延迟不同时间段以产生多个延迟信号，并将所述多个延迟信号传送至不同的第三寄存单元；

所述每个第三寄存单元，用于接收延迟信号，以及在时钟信号有效时，根据传输至所述第三寄存单元的延迟信号生成第二信号。

4.根据权利要求1或2所述的电路，其特征在于，所述触发单元具体用于：

在所述电平信号为高电平信号时，输出报警信号。

5.根据权利要求1或2所述的电路，其特征在于，所述电路还包括反相单元，所述反相单元的输出端接所述第一寄存单元的输入端，所述反相单元的输入端接所述第一寄存单元的输出端，

所述反相单元用于将所述第一寄存单元的输出端输出的第一信号进行反相，然后输入至所述第一寄存单元的输入端。

6.根据权利要求1或2所述的电路，其特征在于，延迟链路包括多个延迟元件，每个延迟元件用于将输入至该延迟元件的信号延迟预设周期，以使得第一信号经过不同个数的延迟元件后生成不同时间段的延迟信号。

7.根据权利要求1或2所述的电路，其特征在于，所述电路还包括：

第四寄存单元、第五寄存单元和第一逻辑门单元；其中，所述第四寄存单元与所述第二寄存单元、所述第五寄存单元以及所述第一逻辑门单元连接；

其中，所述第四寄存单元用于接收所述第二寄存单元输出的第三信号，以及在所述时钟信号有效时生成第四信号，以及将所述第四信号输出至所述第五寄存单元以及所述第一逻辑门单元；

第五寄存单元，用于接收所述第四寄存单元输出的第四信号，以及在时钟信号有效时，根据所述第四信号生成第五信号，并将所述第五信号输出至所述第一逻辑门单元；

所述第一逻辑门单元，用于根据所述第四信号和所述第五信号生成触发信号，所述触发信号用于表明所述电路内部的元件正常。

8.根据权利要求1或2所述的电路，其特征在于，所述触发单元包括第二逻辑门单元和报警单元，其中，所述第二逻辑门单元和所述第一寄存单元相连，所述报警单元和所述第二逻辑门单元相连，所述第二逻辑门单元还与所述第二寄存单元相连；

其中，所述第二逻辑门单元，用于对所述第三信号和所述第一信号进行逻辑运算，获取电平信号，并将所述电平信号发送至所述报警单元；

所述报警单元，用于根据所述电平信号确定是否输出报警信号。