[发明专利]触发器

说明书

技术领域

本发明实施例是有关于一种能容忍偏斜的触发器。

背景技术

大多数数字电路使用决定所述电路的功能单元的运行速率的一个或多个时钟信号来确保所述功能单元之间恰当地通信。使用此种时钟信号的电路通常被称为同步电路。时钟信号到达同步电路的不同点处的时间差被称为时钟偏斜(clock skew)。为了使同步电路正确地发挥功能，时钟偏斜必须维持在可接受的水平。作为另外一种选择，可使用不管时钟偏斜如何仍能运行的电路组件(即，能容忍偏斜的电路组件)来解决时钟偏斜的问题。

发明内容

本发明实施例提出一种触发器。所述触发器特征在于包括主锁存器，从锁存器，以及电路系统。主锁存器用以接收数据信号及扫描输入信号。从锁存器耦合至所述主锁存器，所述主锁存器基于由所述主锁存器接收的扫描使能信号向所述从锁存器选择性地提供所述数据信号或所述扫描输入信号中的一者。电路系统用以接收所述扫描使能信号并基于输入时钟信号及所述扫描使能信号中的一者或两者而产生多个时钟信号，所述时钟信号包括(i)被提供至所述主锁存器的第一时钟信号，及(ii)被提供至所述从锁存器的第二时钟信号，其中当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁，且其中当所述扫描使能信号具有不同于所述第一逻辑电平的第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。

附图说明

通过参照附图阅读以下详细说明，能最好地理解本发明实施例的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘示。实际上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A绘示根据某些实施例，能容忍偏斜的、可扫描的主-从触发器的方块图。

图1B至图1D绘示根据某些实施例，在图1A所示的能容忍偏斜的触发器中使用的时钟信号的相位图。

图2A是根据某些实施例，绘示能容忍偏斜的触发器的示例性主-从锁存器配置的细节的电路图。

图2B至图2D绘示根据某些实施例，在图2A所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图3A绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图3B至图3D绘示根据某些实施例，在图3A所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图4A绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图4B至图4D绘示根据某些实施例，在图4A所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图5A绘示根据某些实施例，示例性能容忍偏斜的触发器的电路图。

图5B至图5D绘示根据某些实施例，在图5A所示的示例性能容忍偏斜的触发器中使用的时钟信号的相位图。

图6是绘示根据某些实施例，一种向具有主锁存器及从锁存器的触发器提供时钟信号的方法的示例性步骤的流程图。

[符号的说明]

100：主-从触发器/触发器

102：主锁存器

104：数据信号

106：扫描输入信号

108：从锁存器

110：输出节点/输出

112：计时电路系统

114：扫描使能信号

116：输入时钟信号

118：输出节点

120：第一时钟信号/时钟信号

122：第二时钟信号/时钟信号

132：边沿跃迁

134：边沿跃迁

136：边沿跃迁

142：边沿跃迁

144：边沿跃迁

146：边沿跃迁

152：边沿跃迁

154：边沿跃迁

156：边沿跃迁

200：触发器

202：主锁存器

204：从锁存器

206：反相器

208：反相器

210：时钟延迟缓冲器

212：与逻辑门

214：或非逻辑门/或非门

216：反相器

250：电路系统

300：触发器

302：主锁存器

304：从锁存器

306：反相器