[发明专利]一种自校准可扩展性SRAM延时测试电路

说明书

技术领域

本发明涉及一种延时测试电路，特别是涉及一种自校准可扩展性SRAM(Static Random Access Memory，静态随机存取存储器)延时测试电路。

背景技术

随着半导体尺寸越来越小，系统芯片的集成度越来越高，SRAM的应用范围越来越广泛，对于电路的速度和性能要求也随之变高，因此，对于延时测试的精度要求也随之提高。同时，对于设计到测试验证，测试结果反馈到设计的改进，这个周期缩短的需求也随之变得强烈。那么设计一款集高精度，自校准，可扩展并且可以给多数存储模块使用的测试电路是有实际意义和效益的

现有的SRAM及存储产品的延时测试验证技术通常通过测试机台，使用扫描strobe点的方法对SRAM输出进行高频率的扫描，从而得到输出的变化曲线，再通过和输入CLK信号的延时比较得出是否符合设计时序标准，由于这种测试验证方法需要高精度的测试机台和一定时间跨度内的连续扫描，在测试时间成本，测试机台使用率和折旧率成本上是非常大的一种消耗。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种自校准可扩展性SRAM延时测试电路，其可自动侦测出SRAM的延时数据并通过稳定数值的方式进行输出，可以降低对测试机台的高精度要求和减少测试时间上的消耗，并到达片内高精度(30ps)的测试验证能力。

为达上述及其它目的，本发明提出一种自校准可扩展性SRAM延时测试电路，包括：

存储器模块，用于根据不同测试情况的需要，通过外围控制器选择有效的存储器以利于后续电路对其输出进行时序检测；

输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；

延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；

延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；

数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；

时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。

进一步地，该延时模块包含1024个延时单元，其各级延时输出为K[1023:0]，最后一级输出该参考时钟CLK_REF。

进一步地，该数据缓存和选择模块用于缓存由该延时模块输出的1024个初始延时时钟K[1023:0]，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，其输出为10个延时时钟CLK_D[9:0]。

进一步地，该时序电路检测模块包括多个检测单元，每个检测单元包含时钟输入多路选择器、数据输入多路选择器以及D触发器。

进一步地，该时钟CLK连接该数据输入多路选择器的数据输入之一端，该延时时钟CLK_D[9:0]连接至该数据输入多路选择器的数据输入的另一端，该基准时钟CLKREF连接至该时钟输入多路选择器的数据输入之一端，该输出选择模块的输出数据连接至该时钟输入多路选择器的数据输入之另一端，时钟选择信号SLCLK[1:0]连接至时钟和数据输入多路选择器的控制端，该时钟输入多路选择器的输出连接至该D触发器的时钟端，该数据输入多路选择器的输出连接至该D触发器的数据端，该时序电路检测模块的D触发器的输出即检测输出QD[x]。

进一步地，时钟选择控制信号DADR[6:0]连接至该延时时钟选择模块的输入端，经译码后得到的延时时钟选择信号DS[99:0]连接至该数据缓存和选择模块的控制输入端和时序电路检测模块的控制输入端。

进一步地，所述时钟选择信号SLCLK[1:0]选择该时钟CLK作为检测单元的数据输入，选择该参考时钟CLKREF作为检测单元的时钟输入，通过改变输入时钟CLK的周期T，与该参考时钟CLK_REF进行校准，一旦CLK与CLK_REF上升沿对齐，则1024T1＝CLK的周期，从而得到T1，其中T1为1个延时单元的延时。