[发明专利]静电放电测试结构

说明书

技术领域

本发明实施例是有关于一种测试技术，且特别是有关于一种静电放电测试结构。

背景技术

当在短时间内放出大量电荷时，将会发生静电放电(electrostatic discharge，ESD)事件。静电放电事件的高电压或高电流致使静电放电事件潜在地损坏集成电路(integrated circuit，IC)内的有源装置(active device)、无源装置(passive device)、及其他结构。

可使用外部测试装置来测量静电放电事件。在某些情形中，外部测试装置在探测垫(probe pad)处连接至集成电路以测量静电放电事件的电流或电压。在某些情形中，外部测试装置远程地测量静电放电事件以避免在所述静电放电事件期间接触集成电路。

发明内容

本发明实施例的静电放电测试结构包括位于第一管芯中的测量装置。所述静电放电测试结构进一步包括位于第二管芯中的熔断器。所述静电放电测试结构进一步包括：多个接合件，将所述第一管芯电连接至所述第二管芯，其中所述多个接合件中的第一接合件将所述熔断器电连接至所述测量装置。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是根据某些实施例的静电放电(ESD)测试结构的示意图。

图2是根据某些实施例的静电放电测试结构的示意图。

图3是根据某些实施例的静电放电测试结构的示意图。

图4是根据某些实施例的静电放电测试结构的电流记录结构的示意图。

图5A至图5C是根据某些实施例的静电放电测试结构的示意图。

图6A至图6C是根据某些实施例的静电放电测试结构的示意图。

图7是根据某些实施例的静电放电测试/保护结构的示意图。

图8是根据某些实施例的静电放电测试阵列的平面图。

图9A及图9B是根据某些实施例的静电放电测试结构的剖视图。

图10是根据某些实施例的使用静电放电测试结构的方法的流程图。

图11是根据某些实施例的制作静电放电测试结构的方法的流程图。

附图标号说明

100、200、300、500、500’、500”、600、600’、600”、900、900’：静电放电测试结构；

110：接口；

112：顶部管芯；

114：底部管芯；

115：接合件/第一接合件/第二接合件；

120、120’、120”、520、520’、520”、620、620’、620”、920：测量装置；

120a”：PMOS二极管；

120b”：第二二极管；

130、750、930、930’：熔断器；

400：电流记录结构；

700：静电放电测试/保护结构；

740：受害装置；

800：静电放电测试阵列；

810：测量电流的静电放电测试结构；

820：测量电压的静电放电测试结构；

915、915’：接合件；

960：第三管芯；

1000、1100：方法；

1002、1004、1006、1008、1010、1102、1104、1106、1108：操作；

1012、1014、1110、1112、1114：可选操作/操作；

A、A’、B、B’、C、C’：探测垫；

I1、I2、I3、Ix：电流；

R_DUT1、R_DUT2、R_DUT3、R_DUTx：电阻器；

R_fuse1、R_fuse2、R_fuse3、R_fusex：熔断器；

TP1、TP1’、TP1”、TP2、TP2’、TP2”：修整垫。

具体实施方式