[发明专利]基于FPGA的集成电路抗故障注入攻击能力评估方法

说明书

技术领域

本发明涉及集成电路安全评估技术领域,具体涉及一种基于FPGA的集成电路抗故障注入攻击能力评估方法。

背景技术

集成电路抗故障注入攻击能力评估技术是一种在模拟故障注入攻击的情况下收集和分析集成电路设计的输出信息，评估设计的抗故障注入攻击能力以指导设计者提高设计的可靠性和安全性的技术。

现有的集成电路抗故障注入攻击能力评估实现方式主要有芯片测试(见文献[1])，软件仿真(见文献[2]及[3])和硬件模拟(见文献[4]至[6])。芯片测试即对制造出来的芯片进行真实的故障注入攻击，检测效率低费用高，一旦发现问题，设计修改周期和成本极高。软件仿真运行速度较慢，而故障模型空间大，故障数据量较多，因而需要较长的时间才能获得仿真评估结果。硬件模拟利用FPGA原型开发平台在设计阶段模拟故障注入攻击，可以加速仿真过程。

现有的基于FPGA原型开发平台的硬件模拟方法主要包括重配置(见文献[4])和插入控制逻辑(见文献[5]及[6]。重配置方法利用FPGA动态重配置和修改比特流重复注入不同故障，对于每一个故障，都需要重新生成比特流下载到FPGA中，增加了时间成本。文献[6]介绍了一种与本发明相似的方法，由于电路中的每个寄存器连接一个控制寄存器，因而增加了资源消耗。

发明内容

本发明的目的在于克服上述现有技术的不足，提出一种基于FPGA的集成电路抗故障注入攻击能力评估方法，以满足集成电路抗故障注入攻击能力评估需求，简化集成电路抗故障注入攻击能力评估过程。本发明通过在网表中插入扫描链和故障注入控制模块等故障注入逻辑模拟故障注入攻击，仿真速度快，资源消耗低，同时实现集成电路抗故障注入攻击能力评估的自动化。

本发明的技术方案是：基于FPGA的集成电路抗故障注入攻击能力评估方法,具体包括如下步骤：

(1)、评估装置的输入为待评估电路源码和输入向量列表；

(2)、综合待评估电路源码成网表，并被复制成三份分别用于逻辑插入、寄存器提取和软件仿真；

(3)、逻辑插入操作在网表中插入扫描链和故障注入管理模块，最终生成用于FPGA仿真的网表；

(4)、提取寄存器参数操作从待评估电路综合后的网表中提取寄存器信息，建立待评估电路设计源码中的变量与网表中的寄存器之间的映射关系列表；

(5)、软件仿真获取电路运行时间、输出数据的时间、电路的期望输出、寄存器数值信息；

(6)、建立寄存器映射关系列表之后，开始指定故障模型架构参数实例化故障模型，汇总指定的故障模型架构参数、软件仿真获取的信息以及插入故障注入逻辑的网表，最终生成故障列表；

(7)、将故障列表解析成与故障注入控制模块运行机制相关的控制向量和故障向量；

(8)、上述步骤(2)逻辑插入后的网表被综合成比特流，并被下载到FPGA；下载完成后运行FPGA仿真，故障注入管理模块读取和解析上述步骤(7)解析出的控制向量和故障向量，控制仿真流程，控制扫描链向待评估电路中注入故障，收集待评估电路的仿真输出；

(9)、FPGA仿真完成后，待评估电路的输入向量、仿真输出、无故障输出、故障向量等数据被送往分析评估程序。

所述步骤(6)指定故障模型架构参数手动操作或自动完成。

所述步骤(6)故障列表用于降低故障模型设置和故障数据生成之间的耦合。

所述步骤(9)具体为分析评估程序按照制定好的标准分析数据，评估设计的抗故障注入攻击能力，指出设计需要修改和加强保护的变量或/和区域，最终形成评估报告。

用本文提出的方法对AES-128加密电路进行的实验显示，与文献[6]相比寄存器减少35.7％,LUT减少47.2％。模拟平台给出的安全评估报告显示AES密钥遭到破解，同时指出AES加密电路对翻转故障极为敏感，因而需要加强对电磁故障注入等容易诱导翻转故障的攻击方式加强防护。报告还指出通过增加故障注入攻击强度和改变明文可以提高攻击成功的可能性。设计者通过评估报告了解设计的抗故障注入攻击能力以及设计的安全缺陷，修改设计并再次进行抗故障注入攻击能力评估。

本发明相对于现有技术有以下有益效果：

1、本发明基于FPGA通过参数化的故障模型、在待评估电路网表中插入的扫描链和故障注入控制模块等故障注入逻辑、数据处理程序等，以低资源消耗和高仿真效率模拟各种故障注入攻击技术，与文献[6]相比寄存器减少35.7％,LUT减少47.2％。