[发明专利]快闪存储器及其操作方法

说明书

一种快闪存储器，应用以产生一二维乱数矩阵，其特征在于包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2^K‑1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2^L‑1。

技术领域

本发明有关于一种快闪存储器，特别是可产生二维乱数矩阵的快闪存储器及其操作方法。

背景技术

从NAND快闪存储器耐受度(Endurance)与所需错误修正码(Error CorrectingCode,ECC)修正比特数的趋势来看，过去单层晶包 (Single-Level Cell,SLC)的NAND快闪存储器仅使用1比特(bit)的错误修正码及抹写周期(Program/Erase Cycle)为100K，到了2x纳米(nanometer)时抹写周期就降到60K，双层晶包(Multi-Level Cell,MLC) 则随着制程的演进，耐受度呈现巨幅下降，错误修正码修正比特数呈现指数曲线上升。从5x纳米制程的双层晶包的抹写周期有10K及需4比特的错误修正码、3x纳米制程的双层晶包的抹写周期下降至5K及需8 比特的错误修正码、到2x纳米制程的双层晶包的抹写周期下降至3K 及需15至24比特的错误修正码。而三层晶包(Triple-Level Cell,TLC)的抹写周期更下降至1K以下及需72至百比特的错误修正码。

因此，藉以解决NAND快闪存储器的数据保持期间问题的算法技术实为必要。

发明内容

为了增加NAND快闪存储器的数据维持时间，本发明提出一种二维线性反馈移位寄存器及快闪存储器，以更随机的方式安排NAND方块映像的读与写，藉以达成同样寻址的NAND快闪存储器在短时间内减少被重新写入的机会。本发明将二维线性反馈移位寄存器应用在快闪存储器，将一致、单调及类同的比特串流(bit stream)进行处理，与原始数据源(data source)交互演算与混合以产生新的更随机的数据串流。

根据说明书所描述的实施例之一，提供一种应用二维线性反馈移位寄存器以产生一二维乱数矩阵之一快闪存储器，所述二维线性反馈移位寄存器经由所述快闪存储器的一处理电路指示以执行如下操作：提供K 比特长度的一第一线性反馈移位寄存器以产生2^K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL 的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2^L-1。

根据说明书所描述的实施例之一，提供一种快闪存储器，其特征在于，应用以产生一二维乱数矩阵，包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2^K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成 MxN的所述二维乱数矩阵，其中N等于2^L-1。