[发明专利]一种选通开关电路及包含该电路的存储器

说明书

本发明公开了一种选通开关电路及包含该电路的存储器，所述选通开关电路包括：存储单元连接端、读开关管、编程开关管、读输入端和编程输入端，所述读开关管的数量为一个，所述读输入端通过读开关管与存储单元连接端连接，用于在接收到读控制信号时导通所述存储单元连接端和读输入端。本发明实施例提供的一种选通开关电路通过控制一个读开关管导通所述读输入端与存储单元连接端之间的通路，实现了在对存储单元进行读操作时，减小所述选通开关电路的导通电阻，增加导通速度，进而提高读取速度的目的。

技术领域

本发明涉及存储器技术领域，尤其涉及一种选通开关电路及包含该电路的存储器。

背景技术

快闪存储器(flash memory)是一种非易失性存储器(Non-volatile memory)，其内部采用非线性宏单元模式，具有容量大，改写速度快等优点，适用于大量数据的存储。

在flash存储器中，一个存储单元可看作为一个金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。图1是一种常见的MOSFET结构图，包括栅极20、源极21、漏极22、P型硅半导体衬底23、以及隧穿氧化层24。其相互间的连接为：P型硅半导体衬底23扩散出两个N型区，P型硅半导体衬底23上方覆盖一层隧穿氧化层24，最后在N型区上方用腐蚀的方法做成两个孔，用金属化的方法分别在绝缘层上及两个孔内做成三个电极：栅极20、源极21和漏极22，源极21和漏极22分别对应两个N型区且栅极20为存储单元的字线，漏极22为存储单元的位线。进一步的，栅极20又包括控制栅极201、多晶硅层间电介质202(Inter Poly Dielectric,IPD)、浮动栅极203，且浮动栅极203存储电荷。flash存储器通过改变浮动栅极203中电子的数量来存储数据。

在对flash存储器中的存储单元进行读取操作时，施加读电压后，存储单元产生电流，将流过存储单元的电流与基准电流通过电流比较器进行比较，若电流比较器输出高电平，则表示所述存储单元当前的存储状态为擦除态，即读出的数据为“1”；若电流比较器输出低电平，则表示所述存储单元当前的存储状态为编程态，即读出的数据为“0”。具体的，可以参见图2所示的对存储单元进行读操作时的电路结构示意图，将存储单元的漏极22通过选通开关电路25将漏极22与电流比较器26的输入端SENBL连通，通过将流过漏极22的电流与电流比较器26的参考电流IREF进行比较，得出存储单元当前的存储状态；进一步地，参见图3所示的现有技术中常用的选通开关电路25的电路结构图，其包括存储单元连接端，与存储单元的漏极22相连；还包括共用开关管hn2、读开关管hn3、编程开关管hn4和放电开关管hn1，以及读输入端SENBL和编程输入端PGMBL。当对存储单元进行读操作时，存储单元的漏极22与选通开关电路25中的输入端对应连接，通过第一读控制信号YA_S控制共用开关管hn2的导通，通过第二读控制信号YB_S控制读开关管hn3的导通，因此连通了存储单元的漏极22与电流比较器26的输入端SENBL之间的通路。在对存储单元进行编程操作时，则需要通过第一编程控制信号YA_P控制共用开关管hn2的导通，通过第二编程控制信号YB_P控制编程开关管hn4的导通，因此连通了存储单元的漏极22与编程输入端PGMBL之间的通路。

显然，要连通存储单元的漏极22与电流比较器26的读输入端SENBL之间的通路需要导通共用开关管hn2和读开关管hn3这两个开关管，导通电阻为共用开关管hn2和读开关管hn3的电阻和，因此导通电阻大，要想得到理想的读取电压，大的导通电阻会使对存储单元的漏极的充电时间变得更长，进而导致读取速度变慢，同时对电流比较器26的设计要求更高；同时，控制共用开关管hn2导通的第一读控制信号YA_S与控制读开关管hn3导通的第二读控制信号YB_S之间需要协同进行，增加了整个读操作的复杂度。

发明内容

本发明实施例提供一种选通开关电路及包含该电路的存储器，实现了在对存储单元进行读操作时，减小所述选通开关电路的导通电阻，增加导通速度，进而提高了读取速度。