[发明专利]制作半导体器件的方法

说明书

技术领域

本发明实施例是关于一种制作电子器件的方法，且特别是有关于一种制作半导体器件的方法。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小的重复减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装件相比利用较小区域的较小的封装件。半导体组件的某些较小类型的封装件包括方形扁平封装件(quad flat package，QFP)、引脚栅阵列(pin grid array，PGA)封装件、球栅阵列(ball grid array，BGA)封装件等等。

集成扇出型封装件是针对芯片与系统之间的异构集成(heterogeneous integration)的有力解决方案。对于未来的封装件来说，集成扇出型封装件所提供的提高的可布线性(routability)及可靠性(reliability)是关键因素。如何简化集成扇出型封装件的制作工艺是一重要问题。

发明内容

一种包括以下步骤的制作半导体器件的方法。提供包括排列成阵列的多个集成电路的晶片，其中所述晶片包括半导体衬底及覆盖所述半导体衬底的内连线结构，所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化导电层中的最顶部图案化导电层被所述层间介电层中的最顶部层间介电层覆盖，且所述最顶部图案化导电层被所述最顶部层间介电层的多个开口暴露出。在被所述开口暴露出的所述最顶部图案化导电层上形成多个导电柱。执行芯片探测工艺以检验所述导电柱。在所述晶片上形成保护层，以覆盖所述导电柱。执行晶片切割工艺以形成所述半导体器件。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1至图5示意性地说明制作根据本发明某些实施例的半导体器件的工艺流程。

图6至图13示意性地说明制作根据本发明某些实施例的集成扇出型封装件的工艺流程。

图14是说明根据本发明某些实施例的叠层封装(package-on-package，POP)结构的剖视图。

图15至图25示意性地说明制作根据本发明某些替代实施例的集成扇出型封装件的工艺流程。

图26是说明根据本发明某些替代实施例的叠层封装(POP)结构的剖视图。

[符号的说明]

100：集成电路

100a：半导体器件

110、110a：半导体衬底

120、120a：内连线结构

122：层间介电层/最顶部层间介电层

124：图案化导电层/最顶部图案化导电层

130：导电柱

132：柱部/铜柱部

134：晶种图案

140、140a、140a’：保护层

210、210’：绝缘密封体

220：重布线路结构

222：介电层/最底部介电层

224：重布线导电层/最顶部重布线导电层

230：垫

230a：球下金属图案

230b：连接垫

240、260：导电球

250：无源组件

270：背侧重布线路结构

272：介电层

274：重布线导电层

300：封装件

C：载体

CAP：导电顶盖

DB：剥离层

DI：介电层/第一介电层

O1、O3、O4：开口

O2：接触开口

PR：图案化光刻胶

S：晶种层

SL：切割道

TIV：导电性绝缘体穿孔/绝缘体穿孔

W：晶片

具体实施方式