[发明专利]集成电路设计的RTL阶段期间的时钟门控验证

说明书

本文所提供的实施例包括一种用于在寄存器传递级RTL电路设计阶段期间的时钟门控验证的方法，该方法包括：获得根据时钟门控格式在时钟门控CG规格中定义的时钟门控信息，其中时钟门控信息描述由集成电路设计利用的至少第一门控时钟信号的目标时钟门控行为，CG规格包括模板结构和顶部映射，该模板结构基于启用条件来定义输出门控时钟与输入时钟之间的关系，该顶部映射将集成电路设计的包括第一门控时钟的顶级信号关联到模板结构；以及自动产生第一时钟门控CG检查器，以基于在集成电路设计的测试期间的预期输出时间和预期门控时间来验证时钟门控行为。

技术领域

本公开大体上涉及时钟门控分析，且更具体而言涉及集成电路设计的时钟门控验证。

背景技术

现代的数字集成电路(IC)设计经常需要提供高速操作同时还具有低功耗。为了提供此类相反需求，实施技术例如时钟门控以减小数字IC装置的动态功耗。时钟门控对IC设计的同步电路添加逻辑部件以“修剪”时钟树。此类修剪禁用各种电路系统(例如电路时钟树、硬件寄存器和其它时钟相关装置)的冗余硬件转换。当未转换或切换时，被禁用的硬件的动态功耗转至0并且只引发泄漏电流。

寄存器传递级(RTL)是按照硬件寄存器之间的数字信号(例如数据)的流动和对那些信号执行的逻辑运算来模拟同步数字IC设计的设计抽象。RTL抽象在硬件描述语言(HDL)中用于创建IC的高级表示，从该高级表示可以导出较低级表示(例如晶体管级或门级表示)并且最终导出实际硅的表示。在RTL阶段的设计是现代数字IC设计中的常规实践。同步随机电路包括两种元件：寄存器和组合逻辑。寄存器(例如实施为D型触发器)使电路的操作与时钟信号的边沿同步，并且是电路中仅有的具有存储器特性的元件。组合逻辑执行电路中的所有逻辑功能，并且通常仅包括逻辑门(例如“与”门、“与非”门、“或”门、“或非”门等)。在HDL中，设计者声明寄存器并且通过使用编程语言中流行的构建体(例如if-then-else语句和算术运算)来描述组合逻辑。一般而言，RTL集中于描述在寄存器之间的信号的流动。

发明内容

在本公开的一个实施例中，提供一种用于在寄存器传递级(RTL)电路设计阶段期间的时钟门控验证的方法，该方法包括：获得根据时钟门控格式在时钟门控(CG)规格中定义的时钟门控信息，其中该时钟门控信息描述由集成电路设计利用的至少第一门控时钟信号的目标时钟门控行为，CG规格包括模板结构和顶部映射，该模板结构基于启用条件定义输出门控时钟与输入时钟之间的关系，该顶部映射包括集成电路设计的顶级信号与模板结构之间的关联，并且该顶级信号包括映射到输出门控时钟的第一门控时钟信号、映射到输入时钟的第一非门控时钟信号和映射到启用条件的第一启用信号；以及自动产生第一时钟门控(CG)检查器以验证第一门控时钟信号的时钟门控行为，其中第一CG检查器基于在CG规格中定义的时钟门控信息产生，并且第一CG检查器在集成电路设计的测试期间验证第一门控时钟信号是否在第一预期时间被输出和第一门控时钟信号是否在第二预期时间被门控。

上述实施例的一个方面提供的是，自动产生第一CG检查器包括：基于在CG规格中定义的时钟门控信息自动产生启用特性，该启用特性包括：启用标准和启用行为序列，该启用标准指示响应于第一非门控时钟信号的转变边沿和第一启用信号的第一状态而输出第一门控时钟信号，该启用行为序列指示当满足启用标准时预期第一非门控时钟作为第一门控时钟信号被输出。

上述实施例的另一方面提供的是，自动产生第一CG检查器包括：基于在CG规格中定义的时钟门控信息自动产生禁用特性，该禁用特性包括：禁用标准和禁用行为序列，该禁用标准指示响应于第一非门控时钟信号的转变边沿和第一启用信号的第二状态而门控第一门控时钟信号，该禁用行为序列指示当满足禁用标准时预期第一门控时钟信号被门控。

上述实施例的另一方面提供的是，第一非门控时钟信号的转变边沿包括上升时钟边沿，第一启用信号的第一状态包括激活状态，并且第一启用信号的第二状态包括去激活状态。