[发明专利]精确快速低投入的FPGA延时估计方法

说明书

本发明涉及FPGA架构优化领域，为提出全面考虑影响电路延时的关键参数，允许在FPGA架构设计阶段协同探索架构级参数和晶体管级参数的可变性，既体现和保持参数间的物理意义，又减少神经网络的训练数据量，实现快速、精确、低投入的延时估计。为此，本发明，精确快速低投入的FPGA延时估计方法，步骤如下：1)确定拟合参数ɑ和有效迁移率μ；2)确定各子电路中每一类晶体管的负载电容；3)对FPGA中各子电路分别建立FPGA‑macro延时模型；4)进行分析和归一化；5)求解权重Ω和Φ以及隐藏神经元的数量m，使得训练误差E_t和验证误差E_v最小。本发明主要应用于设计制造场合。

技术领域

本发明涉及FPGA架构优化领域，特别涉及一种FPGA延时计算模型。具体讲,涉及精确快速低投入的FPGA延时估计方法。

背景技术

随着应用的多样性发展，FPGA的架构不断变化，花费在架构探索上的时间也越来越多。传统的方法需要通过大量的实验才能决定符合延时要求的FPGA架构。架构设计师需要使用电路仿真工具来测量每一种FPGA架构下的关键路径延时，再利用布局布线工具仿真基准电路映射到FPGA架构上的延时，并根据结果对架构性能进行评估。事实上，这种实验的方法不可能探索所有的架构设计，因为这将花费巨大的精力和时间，尤其是在延时仿真阶段。相反，基于数值分析模型的方法能够快速地评估各个FPGA架构的性能。这种方法通过数值分析和典型实验，利用FPGA的架构参数对FPGA岛的典型关键路径进行建模，从而实现对FPGA架构的快速评估。

目前，研究人员已经基于Elmore模型建立了FPGA延时估计的数值分析模型。但是，Elmore模型对晶体管进行了线性等效，导致其精确度不高，而且不能直观地体现晶体管级参数(V_dd和V_t)对延时的影响。例如，延时随架构参数N的增大而增大，随V_dd的增大而减小，如果只考虑架构参数则会错过很多可能的优化结果，使结果不能达到最优。

神经网络具有强大的学习能力，能够学习任何系统的行为，并且可以快速模拟出这些系统对输入做出的响应。利用大量真实的FPGA延时数据来对神经网络进行训练，可以得到其输入与输出之间的关系，建立FPGA的延时模型。但这种方法对神经网络过度依赖，且需要大量的数据支持才能获得高精确度的延时估计结果，需要在前期投入大量的时间。

基于知识的神经网络结合了神经网络的强大学习能力和已有数值分析模型，使神经网络和分析模型彼此互补。所以，利用基于知识的神经网络来构建延时和FPGA架构参数及晶体管级参数之间的关系，是一种既可以提高模型的精度又不会显著增加估计时间的方法。而且相较于传统神经网络而言，基于知识的神经网络可以在较少的训练数据下得到精确的延时估计结果，节省了大量时间。

参考文献：

[1]A.M.Smith,G.A.Constantinides,P.Y.K.Cheung.FPGA architectureoptimization using geometric programming[J].Computer-Aided Design ofIntegrated Circuits and Systems.2010,29(8):1163-1176。

[2]I.Kuon,J.Rose.Exploring area and delay tradeoffs in FPGAs witharchitecture and automated transistor design[J].Very Large Scale Integration(VLSI)Systems.2011,19(1):71-84。

[3]C.Chiasson,V.Betz.COFFE:Fully-automated transistor sizing forFPGAs[C].//Field-Programmable Technology(FPT),Kyoto,2013:34-41。

发明内容