[发明专利]抗EMI的超结VDMOS器件结构及其制备方法

说明书

本发明涉及抗EMI的超结VDMOS器件结构及其制备方法，所述方法在使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成三个P型辅助耗尽区，可以减缓超结VDMOS开通或关断瞬间由深沟槽造成的漏极源极间电容和米勒电容变化，从而改善电子系统EMI特性。

技术领域

本发明属于半导体功率器件技术领域，具体涉及一种抗EMI的超结VDMOS器件结构及其制备方法。

背景技术

在高压开关电源等应用中，需要采用具有良好的体二极管特性且耐用性强的纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)。而常规的平面VDMOS器件具有较高的导通电阻，造成了电子系统较高的导通损耗。在20世纪90年代末，依据超结理论（Super-Junction）的电荷平衡概念所设计的超结VDMOS器件被引入市场。相较于常规的高压平面VDMOS，超结VDMOS的单位面积导通电阻Rsp要小很多，因而超结VDMOS具有比常规VDMOS小得多的导通电阻Rds(on)，功率器件的导通损耗更小，从而电子系统可以得到更高的效率。正是由于超结VDMOS的这些优点，近几年它在LED照明、LCD电视，智能手机充电器等领域得到广泛的应用，迅速取代了传统的高压平面VDMOS。

高压超结功率半导体器件目前有两种主流的超结工艺技术：多次外延多次注入技术和深沟槽外延填充技术。由于多次外延多次注入技术需要至少5次以上的外延生长及离子注入工艺，光刻对准精度要求极其高，因而工艺难度较大且制造成本较高。深沟槽外延填充技术是国内普遍采用的制作超结技术，沟槽深度普遍在35μm以上，而沟槽宽度在5μm以内，如此陡峭的深沟槽在功率器件开通或关断瞬间造成漏极源极间电容和米勒电容产生急剧的变化。而功率器件的电容的急剧变化会引起功率器件的漏极和栅极侧的电压或电流的急剧变化，叠加到电子电路中，会引起电路系统的输入端和输出端的EMI问题。

随着深沟槽外延填充技术的工艺推进，超结VDMOS的元胞密度越来越大，N型外延区的掺杂浓度越来越高，沟槽间距越来越小，为了在尽可能地降低导通电阻R_ds(on)的同时又可以满足击穿电压BV的要求，沟槽深度也相应地越来越深，但是这也带来一个问题即沟槽越深功率器件造成的EMI问题也更加严重。

发明内容

本发明的目的是提供一种抗EMI的超结VDMOS器件结构及其制备方法，可以减缓超结VDMOS开通或关断瞬间由深沟槽造成的漏极源极间电容和米勒电容变化，从而改善电子系统EMI特性。

本发明所采用的技术方案为：

抗EMI的超结VDMOS器件结构制备方法，其特征在于：

所述方法在使用深沟槽外延填充技术制造超结过程中，在刻蚀出深沟槽后，采用3次不同倾斜角度的硼离子注入依次形成三个P型辅助耗尽区。

所述方法具体包括以下步骤：

步骤一：利用外延工艺，在重掺杂的N⁺衬底上外延一层35～50μm的N型外延层；

步骤二：通过Pbody光刻掩膜板掩膜，在N型外延层上进行硼离子注入形，并在900～1200°C高温下推结90～300分钟形成Pbody区7；

步骤三：在N型外延层上表面淀积一层Si₃N₄保护层，并利用P柱光刻掩膜板对Si₃N₄保护层进行刻蚀形成Si₃N₄保护层，然后对N型外延层进行深沟槽刻蚀，刻蚀出深度为30～45μm的深槽，沟槽宽度为3～5μm；