[发明专利]一种提升闪存存储器数据保持力的方法

说明书

本发明涉及半导体制造技术领域，尤其涉及一种提升闪存存储器数据保持力的方法，通过在闪存存储器进入待机状态后增加一次提高电压的读操作及相应的编程操作，使阈值电压偏低的0单元的阈值电压保持在预设电压之上，以保证阈值电压偏低的0单元的阈值电压及时得到提升，有效防止0单元由于电荷丢失而导致的反转，从而有效提升了闪存存储器的数据保持能力，延长产品的使用寿命；并且这个增加的读操作及相应编程操作是在芯片进入待机模式后自动完成，不会影响用户使用时间。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种提升闪存存储器数据保持力的方法。

背景技术

NOR型闪存存储器单元是浮栅(floating gate，简称FG)结构的MOS型晶体管，工作原理是通过对FG注入或者释放电荷改变存储单元的阈值电压来达到存储或释放数据的目的。擦除(floating gate)的过程是在控制栅(control gate)与阱(Well)上施加反向电压，通过隧道效应将电荷拉出FG，编程(Program)“0”则是通过控制栅与位线(Bite Line，BL)上施加电压通过沟道(CHE)效应将电荷注入FG。

目前，NOR型闪存存储器存储单元本身的数据保持力会受到以下几个方面的影响：第一方面，随着P/E(program/erase，编程/擦除)循环(cycle)增加会导致遂穿氧化层陷阱(tunnel OX trap)电荷的产生，这些电荷影响到单元(cell)的阈值电压并存在不稳定的情况，当出现陷阱电荷(de-trap)时会导致阈值电压漂移；第二方面，随着时间增加，FG中的电荷会通过遂穿氧化层(tunnel OX)，ONO，栅极侧墙(poly sidewall)等通路产生泄露(leak)，导致阈值电压发生偏移最终使得“0”单元反转。第三方面，遂穿氧化层在电压和电场的作用下会导致TDDB(与时间相关的电介质击穿)或者电介质老化，从而导致单元(Bit)发生错误。

除存储单元本身的数据保持力外，Flash作为存储整列在使用过程中其存储单元还不断受外界条件的影响，如字线干扰(WL disturb)，位线干扰(BL disturb)，阱干扰(Well disturb)等，由于对目标Cell进行读写操作时对相邻Cell产生了影响，改变了临近Cell的阈值电压或电场，从而导致相邻Cell数据出现错误。

FLASH中存储单元随着时间增加，由于以上不同原因造成的0存储单元浮栅中电荷减少，其阈值电压随之逐步降低。对于NOR型闪存存储器，极少采用ECC等校验方法，使得产品的可靠性降低；如图1所示(其中，纵坐标表示bits数值，横坐标表示阈值电压)，1为阈值电压低于正常读取电压的1单元，3为阈值电压大于正常读取电压的0单元，2为正常读取电压，一旦0bit阈值电压低于正常读取电压2时，该bit的0就会错误的读为1，A处为阈值电压小于正常读取电压的0单元。

因此，如何找到一种有效的方法来加强控管存储阵列中0的存储单元，以确保用户数据的完整性，成为本领域技术人员致力于研究的方向。

发明内容

针对上述存在的问题，本发明公开一种提升闪存存储器数据保持力的方法，包括如下步骤：

在所述闪存存储器进入待机(standby)模式后，采用正常读取电压读取所述闪存存储器中的数据；

判断所述闪存存储器中是否存在0单元，若否，则随后退出；

采用预设电压读取所述闪存存储器中的数据，其中，所述预设电压大于所述正常读取电压；

判断所述闪存存储器中是否存在阈值电压小于所述预设电压的0单元，若否，则随后退出；

对所述阈值电压小于所述预设电压的0单元进行编程，以使所述0单元的阈值电压大于所述预设电压。

上述的提升闪存存储器数据保持力的方法，其中，所述0单元为所述闪存存储器中阈值电压大于所述读取电压的存储单元。