[发明专利]一种时钟偏斜校正方法、装置和系统

说明书

技术领域

本发明涉及计算机技术领域，特别涉及一种时钟偏斜校正方法、装置和系统。

背景技术

在服务器主板上，高速外围芯片的使用越来越多如SAS控制器、网卡芯片等高速IO芯片。这些高速外围芯片工作均需要时钟来同步，即需要通过主板上的时钟发生器向每一个高速外围芯片及CPU输出同步时钟。

由于高速外围芯片的种类逐渐增多，高速外围芯片的接口电平标准也是呈现多样化，使得高速外围芯片在对同步时钟电平高低的逻辑判断上也各有差异。例如：LVCOMS接口在同步时钟电平在2.0V以上时判读为高电平，GTL接口在同步时钟电平在1.1V以上时判读为高电平。而对同步时钟电平高低的逻辑判断的差异，导致传递到每一个高速外围芯片和CPU的同步时钟有效作用时间产生差异，即引起高速外围芯片中的同步时钟和CPU中的同步时钟之间产生时间偏斜。

发明内容

本发明实施例提供了一种时钟偏斜校正方法、装置和系统，实现了对时钟偏斜的校正。

一种时钟偏斜校正方法，确定至少两个组件，还包括：

当时钟发生源为每一个所述组件传输时钟信号时，确定时钟信号的周期时长，并计算每一个所述组件的延迟参数；

在所述至少两个组件中，选定一个从组件和至少一个主组件；

根据所述从组件的延迟参数，校正每一个所述主组件对应的时钟相位；

针对每一个所述主组件，执行：

根据所述周期时长和所述主组件对应的校正后的时钟相位，为所述主组件生成对应的校正时钟。

可选地，所述计算每一个所述组件的延迟参数，包括：

针对每一个所述组件，执行：

记录所述组件接收到的时钟信号从低电平转换到所述组件对应的触发电平的门限延迟；

根据下述第一计算公式，计算所述组件的路径延迟；

y_i＝∑AD_ij

其中，Y_i表征组件i的路径延迟；A表征每单位长度对应的延迟标准；D_ij表征组件i连接的路径j的长度；

利用所述门限延迟和所述路径延迟，计算所述组件的总延迟。

可选地，所述计算所述组件的总延迟，包括：

根据下述第二计算公式，计算所述组件的总延迟；

Y_i＝αx_i+βy_i

其中，Y_i表征组件i的总延迟；α表征门限延迟对应的权重；x_i表征组件i的门限延迟；β表征路径延迟对应的权重；y_i表征组件i的路径延迟。

可选地，所述根据所述从组件的延迟参数，校正每一个所述主组件对应的时钟相位，包括：

针对每一个所述主组件，执行：

确定所述主组件的总延迟以及所述从组件的总延迟；

计算所述主组件的总延迟与所述从组件的总延迟的差值；

根据所述差值，将所述主组件对应的时钟相位中的上升沿时刻相位向前/向后移动。

可选地，上述方法进一步包括：为每一个所述主组件设置对应的定时器；

所述为所述主组件生成对应的校正时钟，包括：

监测所述主组件接收到的时钟信号；

当监测到所述主组件接收到的时钟信号达到校正后的时钟相位时，触发所述定时器启动，当所述定时器计时时长达到所述周期时长时，触发所述定时器清零并关闭。

一种时钟偏斜校正装置，设置于外部的组件中，包括：计算单元、校正单元、发送单元和生成单元，其中，

所述计算单元，用于当时钟发生源为所述外部的组件传输时钟信号时，确定时钟信号的周期时长，并计算所述外部的组件对应的延迟参数；

所述校正单元，用于当所述外部的组件为第一主组件时，接收外部的第一从组件发送的所述第一从组件对应的延迟参数，校正所述第一主组件对应的时钟相位；

所述发送单元，用于当所述外部的组件为第二从组件时，发送所述计算单元计算出的所述第二从组件对应的延迟参数给外部的第二主组件；

所述生成单元，用于当所述外部的组件为第一主组件时，根据所述计算单元确定的周期时长和所述校正单元校正后的时钟相位，为所述第一主组件生成对应的校正时钟。

可选地，所述计算单元，包括：记录子单元、第一计算子单元和第二计算子单元，其中，