[发明专利]一种抵御能量分析攻击的加法掩码硬件实现方法及电路

权利要求书

1.一种抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，包括以下步骤：

S1：设置加法掩码电路的输入为掩码后的加数数据及随机数m，随机数m为掩码后的加数数据的掩码；

S2：采用所述加法掩码电路将掩码后的加数数据进行n级的串行进位加位，其中，计算每一比特的和时，将上一比特位和的进位与当前加数数据的比特位进行异或，以得到带掩码的和；

设置串联的第一级电路及第二级电路，所述第一级电路用于对掩码后的加数数据每一比特位与掩码后的上一比特位和的进位进行两两之间的与运算及对掩码后的加数数据每一比特位、掩码后的上一比特位和的进位及随机数m的每一比特进行与运算，与运算的结果通过第二级电路进行或运算，得到掩码后的当前比特位和的进位。

2.根据权利要求1所述的抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，所述步骤S2中，设置所述加法掩码电路为异或电路，所述掩码后的加数数据的每一比特位及上一比特位和的进位对应输入所述异或电路的输入端，进行异或后输出所述带掩码的和。

3.根据权利要求2所述的抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，所述异或电路为一级或二级，当所述异或电路为一级时，所述掩码后的加数数据的每一比特位及上一比特位和的进位同时输入所述异或电路进行异或得到该比特位的带掩码和；当所述异或电路为二级时，所述掩码后的加数数据的每一比特位输入第一级异或电路后，输出第一级异或结果，所述第一级异或结果再与所述上一比特位和的进位输入第二级异或电路进行异或得到该比特位的带掩码和。

4.根据权利要求1所述的抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，所述第一级电路包括若干个并列的与门，掩码后的加数数据每一比特位与掩码后的上一比特位和的进位两两之间及掩码后的加数数据每一比特位、掩码后的上一比特位和的进位及随机数m的每一比特之间分别输入对应的与门，得到所述与运算的结果。

5.根据权利要求1或4所述的抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，所述第二级电路包括若干个级联的或门，所述与运算的结果对应输入所述或门进行或运算，得到掩码后的当前比特位和的进位。

6.一种抵御能量分析攻击的加法掩码硬件电路，其特征在于，包括输入电路及加法掩码电路，所述输入电路用于输入掩码后的加数数据及随机数m，随机数m为掩码后的加数数据的掩码；

所述加法掩码电路用于将掩码后的加数数据进行n级的串行进位加位，其中，计算每一比特的和时，将掩码后的上一比特位和的进位与当前加数数据的比特位进行异或，以得到带掩码的和；

还包括比特位和的进位的计算电路，所述计算电路包括串联的第一级电路及第二级电路，所述第一级电路用于对掩码后的加数数据每一比特位与掩码后的上一比特位和的进位进行两两之间的与运算及对掩码后的加数数据每一比特位、掩码后的上一比特位和的进位及随机数m的每一比特进行与运算，与运算的结果通过第二级电路进行或运算，得到掩码后的当前比特位和的进位。

7.根据权利要求6所述的抵御能量分析攻击的加法掩码硬件电路，其特征在于，所述加法掩码电路为一级或二级异或电路，当所述异或电路为一级时，所述掩码后的加数数据的每一比特位及上一比特位和的进位同时输入所述异或电路进行异或得到该比特位的带掩码和；当所述异或电路为二级时，所述掩码后的加数数据的每一比特位输入第一级异或电路后，输出第一级异或结果，所述第一级异或结果再与所述上一比特位和的进位输入第二级异或电路进行异或得到该比特位的带掩码的和。

8.根据权利要求7所述的抵御能量分析攻击的加法掩码硬件电路，其特征在于，所述第一级电路包括若干个并列的与门，掩码后的加数数据每一比特位与上一比特位和的进位两两之间及掩码后的加数数据每一比特位、掩码后的上一比特位和的进位及随机数m的每一比特之间分别输入对应的与门，得到所述与运算的结果；

所述第二级电路包括若干个级联的或门，所述与运算的结果对应输入所述或门进行或运算，得到掩码后的当前比特位和的进位。