[发明专利]一种数字式相参窄脉冲发生装置

说明书

本发明公开了一种数字式相参窄脉冲发生装置，包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；本发明提供的数字式相参窄脉冲发生装置可产生不同形式的窄脉冲，并易于FPGA实现、复用性好、通用性强，采用全数字技术，使用同一参考时钟，可以精确生成全相参的单周波、多周波和任意阶高斯微分脉冲，且波形参数如脉冲宽度、重频、带宽、幅度(调制)和信号形式等均可以进行实时、精确的控制。

技术领域

本发明涉及一种脉冲发生器，特别涉及到一种数字式相参窄脉冲发生装置。

背景技术

传统的窄脉冲产生方法主要为模拟方式和数字方式。模拟方式包括利用闸流管、雪崩管阵列、火花隙技术、光导开关等产生窄脉冲。其原理是通过储能技术进行长时间的能量积累，通过高速开关高压放电来产生窄脉冲。这种方式无法产生精确的微分形式高斯脉冲、单周波等。数字方式则采用数字逻辑器件产生窄脉冲。主要利用门电路的竞争冒险现象来产生窄脉冲，但本质上仍为非数字方式。传统的窄脉冲产生方法，不论是模拟方式还是数字方式，都存在重频稳定度差、波形稳定度差、波形参数控制不灵活、信号形式单一等固有缺点，因此都无法保证发射脉冲的相参性。

近年来FPGA在电子通信领域得到了越来越广泛的应用，但是由于受限于器件的主频，FPGA通常不直接用于产生窄脉冲，然而由于FPGA在电子通信领域的广泛应用，在经济性和应用开发等方面具有天然优势，因此有必要研制一种易于FPGA实现，并能够稳定产生高斯脉冲、各阶微分高斯脉冲、单周波、多周波、单极脉冲、sinc脉冲等各种形式窄脉冲的发生装置。

发明内容

有鉴于此，本发明的目的是提供一种数字式相参窄脉冲发生装置，具有并能够稳定产生高斯脉冲、各阶微分高斯脉冲、单周波、多周波、单极脉冲、sinc脉冲等各种形式窄脉冲，并且易于FPGA实现、复用性好、通用性强。

本发明的一种数字式相参窄脉冲发生装置，包括直接数字式频率合成器子核、逻辑控制单元模块、并串变换模块和数模变换模块；所述直接数字式频率合成器子核数量为2K个，其中k为任意自然数，所有直接数字式频率合成器子核的输入端均与逻辑控制单元模块连接，接收逻辑控制单元模块产生的控制信号作为直接数字式频率合成器子核的控制参数，所有直接数字式频率合成器子核的输出端均和并串变换模块连接，将产生的信号送并串变换模块；所述并串变换模块对2K个直接数字式频率合成器子核产生的信号进行并串转换，并串变换模块的输出端和数模变换模块连接，将并串转换后的信号送数模变换模块；所述数模变换模块完成数字信号到模拟信号的转换。

进一步地，所述逻辑控制单元模块产生的控制信号包括频率控制字FTW、频率偏置字FOW、相位偏置字POW、幅度加权值WV、数字信号s(n)和直接数字式频率合成器子核序号i。

进一步地，所述直接数字式频率合成器子核包括第一加法器、第一乘法器、相位累加器、第二加法器、第三加法器、第二乘法器、存储器和第三乘法器；所述第一加法器的两个输入端分别接收逻辑控制单元模块产生的频率控制字FTW和频率偏置字FOW，第一加法器的输出端同时与第一乘法器和第二乘法器的第一输入端连接；所述第一乘法器的第二输入端输入子核个数2K，第一乘法器的输出端与相位累加器的输入端连接；所述相位累加器的输出端与第二加法器的第一输入端连接；所述第二加法器的第二输入端接收逻辑控制单元模块产生的相位偏置字POW，第二加法器的输出端与第三加法器的第一输入端连接；所述第二乘法器的第二输入端接收逻辑控制单元模块产生的直接数字式频率合成器子核序号i，第二乘法器的输出端与第三加法器的第二输入端连接，第三加法器的输出端与存储器的读端地址输入端连接；所述存储器的写端接收逻辑控制单元模块产生的数字信号s(n)，存储器的读端数据输出端与第三乘法器的第一输入端连接；所述第三乘法器的第二输入端接收逻辑控制单元模块产生的幅度加权值WV，第三乘法器的输出端和并串变换模块的输入端连接。