[发明专利]雷达回波模拟器高精度延时控制方法及雷达回波模拟器

说明书

本发明涉及一种雷达回波模拟器高精度延时控制方法及雷达回波模拟器，属于电子技术领域。本发明的雷达回波模拟器高精度延时控制方法，其在对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)后，将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号，即将实部信号Re'(1、2、……n)中前一路的信号后移数位赋值，由此实现更小间隔的延时，从而实现利用FPGA在较低的工作频率下的雷达回波模拟器高精度延时控制方法，且本发明的方法应用实现方式简便，应用范围广泛，实现该方法的雷达回波模拟器的延时控制精度高，应用成本低廉。

技术领域

本发明涉及电子技术领域，特别涉及雷达信号处理技术领域，具体是指一种雷达回波模拟器高精度延时控制方法及雷达回波模拟器。

背景技术

在雷达信号处理领域，现有的信号延时控制机制是，外部中频信号经高速ADC采样(采样时钟速率2.4GHz)，通过串并转换为16路低速信号(并行处理时钟速率150MHz)，再送入到FPGA进行信号处理(添加延时，多普勒等)，之后再并串转换经DAC输出。在传统的工程实现中，模拟回波的最小延时完全依赖于并行处理时钟的速率，此例中即为150MHz。

以16路实部信号为例加以说明，如图1所示，其中Re(n-1)表示被延迟了(n-1)个时钟的实部信号，它包含Re_0,Re_1,…,Re_15共16路并行分信号，Re(n)表示被延迟了n个时钟的实部信号。很显然，Re(n-1)到Re(n)的延时间隔为而且16路信号并串转换后，每一个的延时对应是16个点的间隔(并串转换后采样率变为2.4GHz，每个点间隔)。因此，最小延时取决于并行处理时钟的速率，其间隔为

可编程逻辑门阵列(FPGA)因其强大的并行处理能力，以及可编程、低功耗、底低成本的优势而得到广泛应用。传统的工程实现中，雷达回波模拟器的延时精度受限于FPGA的工作频率，而FPGA的最高频率通常限制在100～300MHz(由其内部布线延时决定)，远低于高速AD/DA芯片的采样率(通常可达2GHz以上)。然而，考虑到FPGA的并行性，可以采用多路并行处理的方法等效提高FPGA的工作频率，即以面积换速度。因此，理论上，雷达模拟器的最高延时精度实际是由AD/DA芯片的采样率所决定。基于此，如何利用FPGA，在较低的工作频率下实现高精度的信号延时控制，成为本领域亟待解决的技术问题。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种基于特定的信号处理过程，利用FPGA在较低的工作频率下实现的雷达回波模拟器高精度延时控制方法及实现该方法的雷达回波模拟器。

为了实现上述的目的，本发明的雷达回波模拟器高精度延时控制方法包括以下步骤：

信号延时单元对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)；

信号赋值单元将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号。

该雷达回波模拟器高精度延时控制方法中，所述的横向移位赋值具体为：将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给第k+p路信号Re'(n-1)_k+p-1，(k+p≤m)；或将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给延时n个时钟的m路实部信号Re'(n)中的第k+p-m路信号Re'(n)_k+p-m-1，(k+p＞m)，其中，p为单位延时间隔参数(0≤p<m)。

该雷达回波模拟器高精度延时控制方法还包括以下步骤：

将初始信号经模数转换单元转换为数字串行信号；

将所述的数字信号经过串并转换单元转为所述的m路并行信号；以及

将所述的延时并行信号经并串转换单元转为延时串行信号；