[发明专利]微处理器与其中安全执行指令的方法

权利要求书

1.一种微处理器，包括：

一指令高速缓冲存储器，用以储存加密指令；

一高速缓冲逻辑，设置来从该指令高速缓冲存储器高速缓冲加密指令；

一安全存储器，设置来储存多个解密密钥元；

一密钥扩展逻辑，设置来从该多个解密密钥元之中两个或更多解密密钥元导出一解密密钥；以及

一解密逻辑，设置来以上述两个或更多解密密钥元导出的该解密密钥对高速缓冲自该指令高速缓冲存储器的一加密指令进行解密，

其中，该密钥扩展逻辑是设置来旋转移位一解密密钥元，以产生一旋转移位解密密钥元，并且

其中，该密钥扩展逻辑是设置来积累该旋转移位解密密钥元至一第二解密密钥元，

其中，该密钥扩展逻辑是设置来自减法积累以及加法积累中选择其一，以积累该旋转移位解密密钥元至该第二解密密钥元来增长解密密钥的有效长度。

2.如权利要求1所述的微处理器，其中该指令高速缓冲存储器也用于储存纯文字指令。

3.如权利要求2所述的微处理器，其中，高速缓冲自该指令高速缓冲存储器的上述纯文字指令以及加密指令皆设置成通过该解密逻辑管线化(pipelined)。

4.如权利要求3所述的微处理器，同高速缓冲并解密上述纯文字指令采等量的时间，高速缓冲并解密上述加密指令。

5.如权利要求1所述的微处理器，其中，该解密逻辑包括异逻辑闸，设置来以上述两个或更多解密密钥元导出的该解密密钥对高速缓冲自该指令高速缓冲存储器的一加密指令进行异运算。

6.如权利要求1所述的微处理器，其中，该安全存储器的储存区域仅允许安全执行模式的程序存取。

7.如权利要求1所述的微处理器，其中，上述解密密钥元的更新是在该密钥扩展逻辑使用解密密钥元推导该解密密钥之前进行。

8.如权利要求1所述的微处理器，其中，该密钥扩展逻辑是设置来基于一加密指令地址自该多个解密密钥元中选择所需的上述两个或更多解密密钥元。

9.如权利要求1所述的微处理器，其中，该密钥扩展逻辑是设置来以一函式运算一加密指令地址所得的一数值旋转移位该解密密钥元。

10.如权利要求1所述的微处理器，其中，上述减法积累以及加法积累的选择是基于一加密指令地址的一函式运算结果。

11.如权利要求1所述的微处理器，其中：

该密钥扩展逻辑是设置来对所采用的上述两个或更多解密密钥元进行一数值运算，以推导出解密密钥；

该密钥扩展逻辑的设置所推导的解密密钥的该有效密钥长度等于一第一数值以及一第二数值的乘积，该第一数值为用于产生解密密钥的解密密钥元的可选择数量，该第二数值为该数值运算所能产生的密钥的可能数值组合的数量；且

该密钥扩展逻辑是设置来将多个解密密钥用于多个加密指令块，上述加密指令块的长度不长于该有效密钥长度，且该密钥扩展逻辑是对各接续的加密指令块施予源自至少一个不同的解密密钥元的一个新的且不同的解密密钥。

12.一种加密指令安全执行方法，于一微处理器中安全执行加密指令，包括：

储存多个解密密钥元于一安全存储器；

自一指令高速缓冲存储器高速缓冲出加密指令；

自该安全存储器接收该多个解密密钥元之中的两个或更多个解密密钥元；

从接收自该安全存储器的上述两个或更多个解密密钥元推导出一解密密钥；

采用上述两个或更多个解密密钥元推导出的该解密密钥，据以解密高速缓冲自该指令高速缓冲存储器的一加密指令；以及

在该微处理器中安全执行解密后的指令，

所述方法更包括：

旋转移位一解密密钥元，以产生一旋转移位解密密钥元；以及

自减法积累以及加法积累中选择其一，以积累该旋转移位解密密钥元至一第二解密密钥元来增长解密密钥的有效长度。