[发明专利]低杂散快速锁定的锁相环电路

说明书

本发明公开了一种低杂散快速锁定的锁相环电路，该锁相环电路消除了传统电荷泵锁相环中鉴频鉴相器延迟失配和电荷泵电流失配引起的杂散，使得无线通信收发机系统的相邻信道的干扰极大减弱，同时采用了Dummy采样器电路，参考杂散有了极大程度的减少；此外，通过增加锁频环路电荷泵的电流可以加快锁定速度，使得锁相环电路整体性能得到全面的提升。

技术领域

本发明涉及射频集成电路技术领域，尤其涉及一种低杂散快速锁定的锁相环电路。

背景技术

许多应用，例如无线通信系统的上下变频、高速模数转换器ADC(Analog-to-Digital Converters)的采样、高速串行数据通信Serdes等，都需要一个稳定的高纯度的时钟以及本征信号。时钟源的频谱纯度对于系统的整体影响重大。对于通信系统而言，为了获得低噪声，时钟源必须获得较低的杂散，因为杂散会导致相邻信号的频谱混叠。对于高速ADC而言，杂散会转换成确定的抖动，降低的信噪比。

在无线通信收发机中，锁相环电路PLL(Phase-locked Loop)提供精确的本征时钟信号，其杂散性能至关重要。较大的杂散可能会引起相邻信道间以及上下变频引起的频谱混叠。对于传统的电荷泵锁相环，由于电荷泵的各种失配，导致注入环路滤波器LPF(Low-pass filter)的电流纹波较大，从而导致控制电压的纹波较大，这使得输出的杂散较大，从而会影响收发机系统的整体性能。

现有的PLL电路为了减少杂散基本是牺牲环路的带宽，这样会引起锁相环锁定时间的增加以及环路滤波器LPF面积的增加，这会造成性能变差以及芯片成本增高。所以，低杂散的时钟产生电路锁相环PLL变成了设计的热点。

传统的电荷泵锁相环CPPLL(Charge Pump Phase-locked Loop)的电路结构如图1所示，包括：鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider。

如图2所示，传统电荷泵锁相环参考杂散的主要来源就是PFD/CP的各种失配，包括CP静态电流失配，上下开关管导通时间失配等。这些失配会导致CP输出电流上存在纹波，该电流注入到环路滤波器转换成控制电压的纹波，这个纹波是以参考信号的周期为周期反复出现。

假设CP的输出电流纹波的基波幅度是i_CP,fref，相应的VCO的参考杂散SP_{fref,CP,CPPLL}可以表示为：

其中，F_LF(s)是环路滤波器的跨阻传输函数，K_VCO是VCO的调谐增益。

对于一个二阶的环路滤波器，

其中，f_zero＝1/2πR₁C₁，f_pole＝1/(2πR₁C₁C₂/(C₁+C₂))是环路滤波器的零点和极点频率。

所以，VCO的杂散可以近似表示为：

PLL开环带宽可以表示为代入上式中，得

由式(4)可知，传统CPPLL为了得到比较好的参考杂散可以牺牲相位裕度以及带宽，但这样会影响系统的稳定性以及锁定时间。与此同时，也可以通过减少电荷泵的电流失配来减少参考杂散，但是由于传统电荷泵CPPLL的PFD/CP一定存在静态失配，这导致控制电压致纹波肯定是存在的，而且随着工艺的进步会变得更加明显，因为先进工艺的沟道长度调制等效应更加明显，这会导致电荷泵CP电流失配更加大。

发明内容