[发明专利]一种半导体器件及其形成方法

说明书

本申请提供了一种半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。

技术领域

本申请涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，从而被广泛应用到各个领域。

现有技术中IGBT器件结构如图1所示，包括：半导体衬底100，半导体衬底100自下而上依次设置有集电区101、漂移区102、电荷聚集层103、和基区104；其中，半导体衬底100上表面设有贯穿所述基区104和电荷聚集层103的栅区和伪栅区，伪栅区位于栅区侧边的预设位置，栅区包括多晶硅层111以及包裹在多晶硅层111外侧的隔离层112和113，伪栅区包括多晶硅层121和位于多晶硅层121与半导体衬底100之间的隔离层122；以及，位于半导体衬底100的上表面内的发射区105；覆盖所述半导体衬底上表面的发射极106和覆盖所述半导体衬底下表面的集电极107。

通过在栅区的侧边设置伪栅区，能够屏蔽位于伪栅区背离栅区一侧的基区104内的电场对栅区的影响，进而有效改善电场分布，提高器件的耐压。

然而，此种结构的IGBT器件，器件响应速度慢。

发明内容

为解决上述技术问题，本申请实施例提供一种半导体器件及其形成方法，提高了器件响应速度。

为解决上述问题，本发明实施例提供了如下技术方案：

一种半导体器件，包括：

半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；

所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；

所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；

所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；

所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。

优选的，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。

优选的，所述介质材料为介电常数K小于或等于11.9的材料。

优选的，所述介质材料为二氧化硅、氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料。

优选的，以相邻2个所述第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；

所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。

优选的，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。

优选的，所述预设个数为至少2个。