[发明专利]两个晶体管的带隙基准电路、集成电路及其形成方法

权利要求书

1.一种两个晶体管的带隙基准(BGR)电路，包括：

DC电源端；

第一晶体管，包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极；所述第一漏极和所述第一栅极耦合至所述DC电源端，所述第一晶体管具有第一阈值电压；

第二晶体管，包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极；所述第二栅极耦合至所述DC电源端，并且所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；以及

体偏置电路，配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个，其中，所述体偏置电路将负第一体偏压施加至所述第一体区以增加所述第一阈值电压；

其中，所述第一晶体管和所述第二晶体管布置在半导体衬底上，所述半导体衬底包括：

基极区；

冠状结构，包括从所述基极区向上延伸的半导体材料区；

第一鳍和第二鳍，从所述冠状结构的上表面向上延伸并且彼此间隔开，所述第一鳍分离所述带隙基准电路的所述第一晶体管的所述第一源极和所述第一漏极，所述第二鳍分离所述带隙基准电路的所述第二晶体管的所述第二源极和所述第二漏极。

2.根据权利要求1所述的两个晶体管的带隙基准电路，其中，所述第二晶体管具有第二阈值电压，所述第二阈值电压与所述第一阈值电压不同。

3.根据权利要求2所述的两个晶体管的带隙基准电路，其中，所述第一阈值电压小于所述第二阈值电压。

4.根据权利要求1所述的两个晶体管的带隙基准电路，其中，所述第一晶体管具有第一宽度与长度比率，所述第二晶体管具有第二宽度与长度比率，所述第一宽度与长度比率不同于所述第二宽度与长度比率。

5.根据权利要求4所述的两个晶体管的带隙基准电路，其中，不同的所述第一宽度与长度比率和所述第二宽度与长度比率引起所述带隙基准电路中的与绝对温度成正比(PTAT)的电流分量，并且所述体偏置电路被配置为施加具有一幅值的体偏压而引起与绝对温度互补(CTAT)的电流分量，以补偿所述与绝对温度成正比的电流分量。

6.根据权利要求4所述的两个晶体管的带隙基准电路，其中，所述第一宽度与长度比率大于所述第二宽度与长度比率。

7.根据权利要求6所述的两个晶体管的带隙基准电路，其中，所述第二体区保持浮置。

8.根据权利要求1所述的两个晶体管的带隙基准电路，还包括：

浅沟槽隔离(STI)区，环绕所述第一晶体管和所述第二晶体管，并且将所述第一晶体管和所述第二晶体管彼此隔离；以及

其中，所述第一晶体管的所述第一源极与最邻近于所述第一源极的所述浅沟槽隔离区的第一边缘间隔开第一距离，并且所述第二晶体管的所述第二源极与最邻近于所述第二源极的所述浅沟槽隔离区的第二边缘间隔开第二距离，所述第一距离与所述第二距离不同。

9.一种集成电路(IC)，包括：

半导体衬底，包括基极区；

冠状结构，包括从所述基极区向上延伸的半导体材料区；

多个鳍，从所述冠状结构的上表面向上延伸，且彼此间隔开，其中，所述多个鳍包括分离带隙基准电路的第一晶体管的第一源极和第一漏极的第一鳍、以及分离所述带隙基准电路的第二晶体管的第二源极和第二漏极的第二鳍，其中，所述第一晶体管的所述第一漏极和第一栅极、以及所述第二晶体管的第二栅极耦合至DC电源端，所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；

介电材料，设置在所述多个鳍的上表面上方以及沿着所述多个鳍的侧壁；

多个导电电极，设置为沿着所述多个鳍的侧壁，且通过所述介电材料与所述多个鳍的侧壁分离，其中，所述导电电极的上表面布置在所述多个鳍的上表面之下并且没有直接延伸到所述多个鳍的上表面上方，以及

体偏置电路，配置为将体偏压施加至所述第一鳍和所述第二鳍中的至少一个，其中，所述体偏置电路将负第一体偏压施加至所述第一鳍以增加所述第一晶体管的第一阈值电压。