[发明专利]存储器的割包控制器、存储器及存储器的割包控制方法

说明书

本发明提供一种存储器的割包控制器、存储器及存储器的割包控制方法，控制器通过用户接口接收读请求指令，从中提取到标识信息和结束标识后按照先入先出原则绑定存储到指令信息存储器中，并同时将读请求指令下发到数据命令接口以传输至数据存储器。接收到返回的数据后，控制器根据指令信息存储器中存储的标识信息和结束标识对返回的数据进行割包处理，并将标识信息与割包得到的数据包绑定后返回给用户。由于割包根据结束标识信息进行，不需要参考包长，因此不需要存储包长、提取包长以及根据包长对有效数据指示信号进行处理，因此也不用对返回的数据进行延时，减少了资源的消耗。

技术领域

本发明涉及电子技术领域，尤其涉及一种存储器的割包控制器、存储器及存储器的割包控制方法。

背景技术

根据DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory，双倍速率同步动态随机存储器)协议(JESD79-3E，JESD79-2C，JESD209B)的规定，数据的传输是通过对DDR SDRAM发出读写命令以及收发相应的数据来完成的。用户对DDRSDRAM的操作，通常都是通过DDR controller(DDR控制器)进行。

DDR controller与PHY(物理层)之间通过工业标准协议DFI接口(DFI3.0，DFI3.1，DFI4.0)进行命令的传递和数据的交换。PHY的工作频率一般是DDR controller的2倍或4倍。由于DDR SDRAM自身的构造限制，在正常读写模式下，大部分命令之间都存在最小延时要求，而且读写命令与相应的数据之间也有延时要求。为减少延时限制和最大限度的利用DFI接口(DDR PHY Interface，双倍速率同步动态随机存储器物理层接口)的带宽，DDRcontroller设计复杂的指令重排和调度策略必不可少。由于DDR controller调度算法的存在，导致指令在不同的通道之间切换，同时也可能导致指令的先后顺序发生改变，因此对于PHY通过DFI接口返回的读数据重新进行割包尤为关键。

当用户连续下发多个读请求指令后，DFI接口从PHY侧接收的读数据是连续的，丢失了数据的边界。为了从返回的数据中确定出哪些数据属于哪个读请求指令，现有的DDRcontroller从用户接口侧接收到用户的读请求指令后，会解析读请求指令获得对应的ID号和包长存储到FIFO(First Input First Output，先入先出队列)，存储的格式如图1所示：一个读请求指令对应的ID号和包长存储在一行中。同时，DDR controller还会将读请求指令通过DFI接口发送到PHY。读数据返回后，DDR controller通过提取FIFO中存储的包长，重新对读数据进行割包，割包完成后将对应的数据与ID号打包返回给用户。DFI接口从PHY侧接收到的除了连续的读数据以外，还包括有效数据指示信号。根据包长对返回的连续数据进行割包处理时，需要在接收到有效数据指示信号时，从FIFO中提取出包长，进而根据包长对有效数据指示信号进行处理，为其添加结束标识，这个处理过程需要一定的时间，而为了保证经过处理后的有效数据指示信号依旧与返回的读数据的步调一致，则需要对返回的数据也进行延时。而对数据进行延时需消耗大量资源，且返回数据位宽越大，则资源消耗越大。同时直接在FIFO中存储包长，包长越长，对FIFO的位宽要求越大，这会进一步增大资源消耗。

综上，现在亟需提出一种新的割包方案，用以解决现有技术中根据包长进行割包需要花费时间对有效数据指示信号进行处理，从而造成返回数据延时大，资源消耗大的问题。

发明内容

本发明提供的存储器的割包控制器、存储器及存储器的割包控制方法，主要解决的技术问题是：解决现有技术中的割包方案中利用包长实现割包，而通过包长实现割包导致电路延时增加，造成资源消耗较多。

为解决上述技术问题，本发明提供一种存储器的割包控制器，包括用户接口、控制器、指令信息存储器以及数据命令接口；