[发明专利]一种半导体器件的制造方法在审

专利信息
申请号: 201611235205.3 申请日: 2016-12-28
公开(公告)号: CN108257915A 公开(公告)日: 2018-07-06
发明(设计)人: 李勇 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
主分类号: H01L21/8238 分类号: H01L21/8238
代理公司: 北京市磐华律师事务所 11336 代理人: 董巍;高伟
地址: 201203 *** 国省代码: 上海;31
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摘要:
搜索关键词: 高k介电层 牺牲层 退火 半导体器件 栅极沟槽 衬底 半导体 制造 空穴 含氧气氛 退火过程 去除
【说明书】:

发明提供一种半导体器件的制造方法,所述方法包括:提供半导体衬底,所述半导体衬底上形成有栅极沟槽;在所述栅极沟槽的底部形成高k介电层;在所述高k介电层上方形成牺牲层;在含氧气氛下进行第一退火;去除所述牺牲层。根据本发明的制造方法,在高k介电层上形成牺牲层,再进行退火,除了能够实现减少高k介电层中的缺陷(例如氧空穴)的作用外,还可以利用该牺牲层防止退火过程中过多的氧进入高k介电层,由于高k介电层中缺陷明显减少,因此,本发明的方法改善了器件的可靠性(例如,PBTI和NBTI等可靠性),提高了器件的性能。

技术领域

本发明涉及半导体技术领域,具体而言涉及一种半导体器件的制造方法。

背景技术

随着半导体技术的不断发展,集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前,由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点,半导体器件的制备受到各种物理极限的限制。

对于更小纳米技术工艺节点,例如7nm及其以下纳米技术工艺节点,PMOS器件可以使用Ge沟道,而NMOS器件可以使用III-V族化合物半导体(例如InGaAs)作为沟道,以提高载流子迁移率。由于技术节点的不断缩小,应用高k介电层可以在保持栅电容不变的情况下,增大栅极介电层薄膜的物理厚度,从而达到降低栅极介电层漏电流、提高器件可靠性的目的,然而使用现有的制备工艺,形成的高k介电层中往往具有很多缺陷例如氧空穴缺陷,该些缺陷的存在对于器件的可靠性,例如,对与时间相关电介质击穿(Time DependentDielectric Breakdown,简称TDDB)、负偏压温度不稳定性(Negative Bias TemperatureInstability,简称NBTI),正偏压温度不稳定性(Positive Bias TemperatureInstability,简称PBTI)等造成负面影响。

因此,为了解决上述技术问题,有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足,本发明提供一种半导体器件的制造方法,所述方法包括:

提供半导体衬底,所述半导体衬底上形成有栅极沟槽;

在所述栅极沟槽的底部形成高k介电层;

在所述高k介电层上方形成牺牲层;

在含氧气氛下进行第一退火;

去除所述牺牲层。

示例性地,所述高k介电层还形成在所述栅极沟槽的侧壁上,所述牺牲层还形成在所述侧壁上的所述高k介电层上方。

示例性地,所述半导体衬底包括NMOS器件区和PMOS器件区,其中,在所述NMOS器件区中和所述PMOS器件区中均形成有所述栅极沟槽、所述高k介电层和所述牺牲层。

示例性地,在所述NMOS器件区内的栅极沟槽下方的沟道材料包括III-V族化合物半导体,所述PMOS器件区内的栅极沟槽下方的沟道材料包括元素半导体。

示例性地,所述III-V族化合物半导体为InGaAs,所述元素半导体为Ge。

示例性地,在形成所述高k介电层之前,还包括在所述PMOS器件区中的栅极沟槽的底部形成界面层的步骤。

示例性地,所述第一退火的温度范围为800℃~1000℃,所述含氧气氛包括ISSG、N2O、NO、O2和O3中的一种或几种。

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