[发明专利]一种宽频段捷变频率合成器

说明书

技术领域

本发明涉及捷变频综技术领域，具体为一种宽频段捷变频率合成器。

背景技术

目前，捷变频踪设计都是基于PLL技术和DDS技术，这与两种技术容易实现跳频控制密切相关。基于PLL技术的捷变频踪，具有高频率、宽频带、频谱质量好的优点，但是由于系统反馈电路的存在，系统信号稳定输出需要一个跟踪锁定的过程，难以实现捷变频，一般在几百个μs以上甚至微秒级。DDS具有极高的频率分辨率，且频率捷变快，但目前宽频带尚不能实现，输出带宽一般为0-40％fc。虽然DDS的全数字结构有许多优点，但由于这种结构以及寻址ROM时采用相位截断、DAC位数等原因，导致了DDS杂波抑制差、频谱纯度不如PLL。所以目前捷变频踪方案大多都是基于DDS+PLL混合式频率合成方法，即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频。捷变频踪设计方案需要在成本、体积、功耗以及技术上实现的难易程度上进行综合分析。

(1)DDS激励PLL捷变频方案

该方案可以提高分辨率，在一定程度上缩短换频时间。参考信号通过DDS产生了高分辨率的信号，信号再通过锁相环电路输出。该DDS可以看成一个分频器，而PLL可以看作一个倍频器，DDS决定信号分辨率的精度，锁相环决定信号换频时间。DDS信号经过PLL倍频后输出，落在PLL的环路带宽内的杂散和相噪无法抑制，造成频谱质量差。

(2)PLL内插DDS捷变频方案

将DDS的输出与PLL反馈支路混频后送入鉴相器，该方案利用DDS高分辨率的特点，克服了因倍频而引起的杂散相噪恶化，但是，频率换频时间主要由PLL决定。该方案中带通滤波器设计难度较大，既要滤掉混频器产生的交调分量，又不能影响环路参数。若混频器的射频、中频与本振端口隔离度差，会引入较高幅度的载漏和交调分量，恶化射频通道指标。虽然该方案能缩短一定的换频时间，但环路滤波设计难度较大，杂散抑制指标不能满足需求。

(3)PLL与DDS直接混频捷变频方案

该方案有效的克服了前两种方法的缺点，既不会恶化DDS输出的杂散和相噪指标，也不会增加PLL环路滤波的设计难度。由于DDS输出频率较低，把PLL作为本振信号，将DDS频率与PLL频率进行混频，输出较高的工作频率，该方案充分利用了DDS的高分辨率和捷变特点。由于DDS输出频率远远低于PLL输出频率，混频器引入的DDS的杂散幅度较大，带通滤波器无法滤除带内的交调分量，所以杂散抑制不能满足系统需求。直接混频方案通过增加一个PLL，将DDS输出频率进行倍频至系统要求带宽的一半左右，与原有的PLL混频，滤除交调分量的带通滤波器容易设计，但是电路复杂，成本高、体积大，不适于小型化设计需求。

目前，各国专家学者就快速换频的PLL进行了大量的研究，主要通过数字频率合成器、双环结构、VCO直流电压预置、变环路带宽和鉴频鉴相法等方法实现。

发明内容

为实现上述目的，本发明提供如下技术方案：一种宽频段捷变频率合成器，将压控振荡器的输出频率经过数字调节器调节后，再经过第一分频器的分频后的信号与参考信号经过第二分频器分频后的基准信号共同送入鉴相器，鉴相器通过比较上述两个信号的频率差输出一个直流脉冲电压，经过环路滤波器滤掉该电压的高频分量，产生一个VCO控制电压，并利用数字电容阵，根据预置频率，直接改变VCO电荷泵锁相环中电压调谐点，通过调谐电压加速频率稳定过程，将压控振荡器的输出逐步稳定于期望频率完成频率捷变，并通过第三分频器实现1-64倍的分频，输出更宽的频率。

作为本发明一种优选的方案，所述第一分频器和第二分频器为小数分频模式。

作为本发明一种优选的方案，所述鉴相器采用高频率鉴相器，同时结合数字电容阵，实现3Hz高分辨率的频率输出精度。

作为本发明一种优选的方案，所述压控振荡器采用微封装温补晶体振荡器，实现-102dBc/Hz@1K相位噪声、80dBc杂散抑制、70dBc谐波抑制的技术指标。

作为本发明一种优选的方案，所述环路滤波器采用微封装电阻和电容。

与现有技术相比，本发明的有益效果是：本发明主要针对手持台等小型化通信装置设计，采用高集成、低功耗、小型化设计方案，实现快速换频、宽频段(25MHz～3.1GHz)输出和高分辨率(3Hz)，在宽频段范围内任意换频捷变时间不大于5μs，支持10000跳/s；通过优化仿真设计，在参考源温补晶体相位噪声为-130dBc/Hz@1KHz的情况下，得到良好的相位噪声，实测为-100dBc/Hz@1KHz。

附图说明