[发明专利]控制码锁存电路及时钟数据恢复电路

权利要求书

1.一种控制码锁存电路，其特征在于，包括：

移位寄存器(501)；

或非门(505)，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；

控制码平衡点判断电路(502)，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门输出锁定判断信号Lock，并输出信号Load；

去抖电路(503)，其时钟输入端连接所述控制码平衡点判断电路的输出信号Load，复位端连接所述或非门输出锁定判断信号Lock，用于输出去抖动之后的锁存控制信号Load_en；

锁存器(504)，其控制端连接所述去抖电路输出的去抖动之后的锁存控制信号Load_en，输入端连接相位控制码PI_Code[k-1：0]，将该相位控制码PI_Code[k-1：0]锁存，并输出锁存后的相位控制码PI_Code’[k-1：0]。

2.根据权利要求1所述的控制码锁存电路，其特征在于，所述移位寄存器包括：

第一移位寄存器(501-1)，其控制端连接该控制码锁存电路的输入端UP，复位端连接该控制码锁存电路的输入端DN，并输出Q0[N：0]；

第二移位寄存器(501-2)，其控制端连接该控制码锁存电路的输入端DN，复位端连接到该控制码锁存电路的输入端UP，并输出Q1[N：0]；并且，

所述控制码平衡点判断电路的输入端连接所述第一移位寄存器或第二移位寄存器的输出端。

3.根据权利要求2所述的控制码锁存电路，其特征在于，所述第一和第二移位寄存器均各包括N+1个相同的触发器单元，所述触发器单元的控制端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的控制端，时钟端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的时钟端，复位端均连接到包括所述第一移位寄存器和第二移位寄存器的所述移位寄存器的复位端。

4.根据权利要求3所述的控制码锁存电路，其特征在于，每个所述触发器单元包括：二输入多路选择器及D型触发器；其中，

所述二输入多路选择器的第一输入端连接到所述D型触发器的输出端Q，第二输入端连接到所述触发器单元的输入端D，输出端连接到所述D型触发器的输入端D，控制端连接到所述触发器单元的控制端S；以及

所述D型触发器的输入端D连接到所述多路选择器的输出端，输出端Q连接到所述触发器单元的输出端Q，时钟连接到所述触发器单元的时钟端，复位端rst连接到所述触发器单元的复位端rst。

5.根据权利要求1所述的控制码锁存电路，其特征在于，所述控制码平衡点判断电路包括：m位锁存器(701)、组合逻辑电路(702)以及m位同或门(703)；所述控制码平衡点判断电路利用组合逻辑判断所述m位锁存器的输入端D的输入信号IN[2m-1，…，3，1]是否大于m位锁存器输出端Q输出信号X[m-1：01。

6.根据权利要求1所述的控制码锁存电路，其特征在于，所述去抖电路包括：D型触发器及二输入与门，用于降低抖动对判断的影响。

7.一种时钟数据恢复电路，其特征在于，包括权利要求1-6中任一项所述的控制码锁存电路。

8.根据权利要求7所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括投票电路(106)，该投票电路用于进行多数投票计算，产生相位超前/滞后判断信号；其中，所述控制码锁存电路的两个输入端UP和DN分别连接所述投票电路输出的相位超前/滞后判断信号。

9.根据权利要求8所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括二进制鉴相器(105)，所述二进制鉴相器包括采样模块以及判断逻辑，所述采样模块由相位可调时钟采样获得数据中部信息Data[3：0]和数据边沿信息Edge[3：0]，通过所述判断逻辑，产生判断信息Early[3：0]和Late[3：0]；所述投票电路的输入端连接所述二进制鉴相器产生的判断信息，进行多数投票计算。

10.根据权利要求9所述的时钟数据恢复电路，其特征在于，所述时钟数据恢复电路还包括相位控制器(107)，用于对所述相位超前/滞后判断信号进行分析处理，产生k位相位控制码PI-Code[k-1：0]。