[发明专利]一种Turbo译码器及译码方法

说明书

本发明提供一种Turbo译码器及译码方法，包括：藉由输入缓冲电路、第一多路复用电路、软输入缓冲电路接收地址信息及软信息，将软信息分为多路并行信号；藉由各软输入软输出译码电路对多路信号进行并行译码；藉由数据缓存电路、外信息缓冲电路对译码得到的外信号进行延迟缓存和读取，避免并行译码过程中对存储器读写的冲突，然后再次藉由各软输入软输出译码电路进行并行译码，如此循环，通过多次迭代实现译码。本发明使用并行双向迭代的Max‑Log‑Map算法，有效地提高的Turbo译码的吞吐量和译码时延；同时实现了WCMDA的并行译码，大大降低了WCDMA的译码延时，使硬件资源得到充分复用。

技术领域

本发明涉及通讯技术领域，特别是涉及一种Turbo译码器及译码方法。

背景技术

Turbo码又被称为并行级联卷积码(Parallel Concatenated ConvolutionalCode，PCCC)，它将卷积码和随机交织器结合在一起，充分应用了随机化编码条件，通过交织器实现由短码构造长码，并采用软输出迭代译码来逼近最大似然译码，从而获得几乎接近Shannon理论极限的译码性能。Turbo码被大量应用在无线通信领域，包括通讯卫星，数字图像传输，第三代移动电话等。

图1所示为常用的应用于LTE(Long Term Evolution，长期演进技术)及WCDMA(Wideband Code Division Multiple Access，宽带码分多址)领域的卷积Turbo编码器，其具体结构如下：第一子编码器11和第二子编码器12的结构相同，中间通过交织器13连接，第一子编码器11和第二子编码器12均采用递归系统码(Recursive Systematic Code，RSC)结构，包括多个加法单元和延迟单元，二进制信息流C_k直接输入给第一子编码器11，产生校验比特数据Z_k，二进制信息流Ck经交织器13交织后再输入给第二子编码器12进行编码，相应地产生校验比特数据Z’_k，编码后生成的码字包含原信息序列X_k以及两个子编码器生成的校验序列Z_k和Z’_k，即生成的码字为{X_k，Z_k，Z’_k}。

LTE和WCDMA系统中均采用图1结构的卷积Turbo编码器，仅仅内部交织器13(Turbocode internal interleaver)有差异。LTE采用特殊设计的QPP(Quadratic PolynomialPermutation，二次置换多项式)交织器，该交织器可保证并行译码过程中，对存储器(memory)的读写不会有冲突。所以，在LTE系统中一般采用并行译码技术以减低译码延时。然而，WCDMA系统中无法采用QPP交织器，而一般交织器不能够避免并行译码中存储器访问的冲突，WCDMA系统一般只采用串行译码，即使有多个译码硬件资源，也只能对多码块并行处理，而不能对单码块分段并行译码。因此，普通的WCDMA译码器不能有效降低译码延时。

因此，如何降低WCDMA系统的译码延时，提高Turbo译码器的吞吐量，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种Turbo译码器及译码方法，用于解决现有技术中Turbo译码器的吞吐量小，译码延时长等问题。

为实现上述目的及其他相关目的，本发明提供一种Turbo译码器，所述Turbo译码器至少包括：

输入缓冲电路、第一多路复用电路、N个软输入缓冲电路、第二多路复用电路、N个软输入软输出译码电路、第三多路复用电路、N个数据缓存电路、N个外信息缓冲电路、N个软输出缓冲电路及控制电路；

所述输入缓冲电路用于接收地址信息及软信息；

所述第一多路复用电路连接于所述输入缓冲电路的输出端，用于将输入软信息根据输入的地址信息并行送入多个所述软输入缓冲电路中；