[实用新型]瞬态电压抑制器有效
申请号: | 201620006794.7 | 申请日: | 2016-01-05 |
公开(公告)号: | CN205319164U | 公开(公告)日: | 2016-06-15 |
发明(设计)人: | 冯亚宁;张意远 | 申请(专利权)人: | 上海美高森美半导体有限公司 |
主分类号: | H01L29/861 | 分类号: | H01L29/861;H01L29/06 |
代理公司: | 上海领洋专利代理事务所(普通合伙) 31292 | 代理人: | 刘秋兰 |
地址: | 201108 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 瞬态 电压 抑制器 | ||
1.一种瞬态电压抑制器,其特征在于,包括:
芯片体,所述芯片体的上表面设有一对并行设置的第一沟槽,所述第 一沟槽与所述芯片体上相邻的端部之间形成切割区域;
覆设于所述第一沟槽表面的第一复合钝化层;
覆设于所述芯片体上表面且位于一对所述第一沟槽之间的上电极金 属层;以及
覆设于所述芯片体下表面的下电极金属层。
2.如权利要求1所述的瞬态电压抑制器,其特征在于,所述芯片体 包括单晶硅本体、覆设于所述单晶硅本体上表面的上掺杂层、以及覆设于 所述单晶硅本体下表面的下掺杂层,所述单晶硅本体的上表面设有一对所 述第一沟槽,所述上掺杂层设于一对所述第一沟槽之间。
3.如权利要求2所述的瞬态电压抑制器,其特征在于,所述上电极 金属层覆设于所述上掺杂层的上表面。
4.如权利要求2所述的瞬态电压抑制器,其特征在于,所述单晶硅 本体下表面设有一对与所述第一沟槽相对应的第二沟槽,所述下掺杂层设 于一对所述第二沟槽之间。
5.如权利要求4所述的瞬态电压抑制器,其特征在于,所述下电极 金属层覆设于所述下掺杂层的下表面。
6.如权利要求4所述的瞬态电压抑制器,其特征在于,所述第二沟 槽的表面覆设有第二复合钝化层。
7.如权利要求6所述的瞬态电压抑制器,其特征在于,所述第二复 合钝化层包括覆设于所述第二沟槽表面的多晶硅薄膜层、覆设于所述多晶 硅薄膜层下表面的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层下表面的 玻璃钝化层。
8.如权利要求2所述的瞬态电压抑制器,其特征在于,所述上掺杂 层为N型磷结区或者P型硼结区。
9.如权利要求2所述的瞬态电压抑制器,其特征在于,所述下掺杂 层为N型磷结区或者P型硼结区。
10.如权利要求1所述的瞬态电压抑制器,其特征在于,所述第一复合 钝化层包括覆设于所述第一沟槽表面的多晶硅薄膜层、覆设于所述多晶硅 薄膜层之上的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层之上的玻璃钝 化层。
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