[实用新型]半导体存储装置及其版图结构

说明书

技术领域

本实用新型涉及半导体存储器设计技术领域，尤其涉及一种半导体存储装 置及其版图结构。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集 成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采 用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶 片上形成多个存储单元。其中，当所述半导体器件尺寸缩小至纳米级别，对于 通过改变单元结构增加集成密度的方法来说，通常会在半导体存储装置的可制 造性设计(DesignforManufacturing，DFM)过程中，通常会在存储阵列外围加 入集成电路版图中常见的典型伪结构(standarddummy)，来帮助改善半导体存 储装置的版图密度分布，使半导体存储装置的器件性能更加均一，有利于提高 半导体存储装置制造过程中的平坦化、光刻、蚀刻等工艺的制程能力。所述DFM 是指以快速提升芯片良率的生产效率以及降低生产成本为目的，统一描述芯片 设计中的规则、工具和方法，从而更好地控制集成电路向物理晶圆的复制，是 一种可预测制造过程中工艺可变性的设计，使得从设计到晶圆制造的整个过程 达最优化。

请参考图1A至图1C，图1A为现有技术中加入典型伪结构的一种半导体存 储装置的版图结构俯视图，图1B为图1A中典型伪结构处的剖面示意图，在衬 底100的中部区域布设有存储阵列101，在存储阵列周围区域布设有伪结构102， 伪结构102未接地，处于浮置悬空状态(floating)，即图1B中伪结构通过互连 金属层M3和M2连为一个整体，但是互连金属层M2与M1未连接。请参考图 1C，经研究发现，这种典型伪结构虽然可以改善半导体存储装置的版图密度分 布，但是无法提高存储阵列边界处的存储单元的器件性能，如图1C中，对所有 字线进行存储单元测试，发现存储阵列两边界字线上的存储单元的失效数量较 大，从而导致半导体存储装置的良率较低。

实用新型内容

本实用新型的目的在于提供一种半导体存储装置及其版图结构，能够在改 善半导体存储装置的版图密度分布的同时，还能够提高半导体存储装置的良率。

为解决上述问题，本实用新型提出一种半导体存储装置，包括存储阵列以 及位于所述存储阵列外围的伪结构，所述伪结构均接地。

进一步的，所述伪结构包括接地的伪字线和接地的伪位线中的至少一种。

进一步的，所述伪结构还包括连接所述伪字线或伪位线的电子元件，所述 电子元件包括伪存储单元以及连接所述伪存储单元的场效应管、三极管、电阻 或电容。

进一步的，所述半导体存储装置还包括金属互连结构，所述伪结构通过所 述金属互连结构接地。

进一步的，所述半导体存储装置为相变存储器。

进一步的，所述存储阵列包括多个阵列排布的相变存储单元，每个相变存 储单元均包括相变电阻、位于所述相变电阻上表面的上电极以及位于所述相变 电阻下表面的下电极；所述上电极连接所述金属互连结构的顶层金属。

进一步的，所述存储阵列还包括连接同行排列的相变存储单元的字线以及 设置在每个相变存储单元的下电极底部的驱动元件，所述驱动元件为选通二极 管或晶体管，当所述驱动元件为晶体管时，所述晶体管的栅极连接所述字线。

进一步的，所述相变存储器的伪结构包括沿所述存储阵列的边界排布的多 个伪相变存储单元，每个所述伪相变存储单元的下电极通过所述金属互连结构 接地，上电极连接所述金属互连结构的顶层金属。

本发明还提供一种根据上述之一的半导体存储装置的版图结构，包括存储 阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版 图区中的伪结构均接地。

与现有技术相比，本实用新型提供的半导体存储装置及其版图结构，通过 在存储阵列外围使用接地的伪结构来代替现有技术中浮置悬空的伪结构，确保 造成存储阵列边界行列的存储单元的工艺参数失配的信号及时传导至地，提高 了存储阵列的存储单元之间的匹配性，从而减少了阵列边界行列的失效存储单 元的数量大大减少，在改善半导体存储装置的版图密度分布的同时，还能大大 提高半导体存储装置的良率。

附图说明

图1A和图1B是现有技术中一种半导体存储装置的俯视和剖视结构示意 图；