[实用新型]一种基于忆阻的非易失性D触发器电路

权利要求书

1.一种基于忆阻的非易失性D触发器，其特征在于，包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；

所述第一MOS管的控制端作为时钟信号输入端CP，所述第一MOS管的一端接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一MOS管的另一端作为触发器的信号输入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；

所述第二MOS管的控制端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器N1的输出端，所述第二MOS管的另一端与所述第三MOS管的一端以及忆阻器ME的第一端相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；

所述第三MOS管的控制端作为时钟信号输入端CP，所述第三MOS管的另一端与读电压V_r相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；

所述第二反相器N2的输入端还连接忆阻器ME2的第二端以及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端所述定值电阻R的另一端接地；

所述第三反相器N3的输入端连接第二反相器N2的输出端，所述第三反相器N3的输出端作为触发器的正相输出端V_out。

2.如权利要求1所述的非易失性D触发器，其特征在于，所述第一MOS管和所述第二MOS管均为NMOS管时，所述第三MOS管为PMOS管；

所述第一NMOS管M1的栅极作为时钟信号输入端CP，所述第一NMOS管M1的漏极接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一NMOS管M1的源极作为触发器的信号输入端；

所述第二NMOS管M2的栅极作为时钟信号输入端CP，所述第二NMOS管M2的漏极接第一反相器N1的输出端，所述第二NMOS管M2的源极与所述PMOS管P1的漏极以及忆阻器ME的第一端相连；

所述PMOS管P1的栅极作为时钟信号输入端CP，所述PMOS管P1的漏极接第二NMOS管M2的源极以及忆阻器ME的第一端，所述PMOS管P1的源极与PMOS管P1与读电压V_r相连。

3.如权利要求2所述的非易失性D触发器，其特征在于，当时钟信号CP为高电平时，控制所述第一NMOS管M1和所述第二NMOS管M2导通，使得触发器输入端信号与第二反相器N2的输入端相连以及第一反相器N1的输出端与忆阻器ME第一端相连，对所述忆阻器进行写操作。

4.如权利要求2所述的非易失性D触发器，其特征在于，当时钟信号CP为低电平时，控制所述第一NMOS管M1和所述第二NMOS管M2截止，而PMOS管P1导通，使得读电压与忆阻器ME第一端相连，对所述忆阻器进行读操作。

5.如权利要求2所述的非易失性D触发器，其特征在于，忆阻器与定值电阻构成的分压电路将存储的阻值状态信息转化成电平信号输出。

6.如权利要求2-5任一项所述的非易失性D触发器，其特征在于，读电压V_r小于阈值电压V_th。