[实用新型]半导体组件及屏蔽栅极半导体组件

说明书

技术领域

本实用新型总体上涉及电子装置，更具体来说涉及电子装置的半导体结构以及形成半导体器件的方法。

背景技术

在过去，半导体行业使用了多种不同的器件结构和方法来形成半导体器件，比如二极管、肖特基二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等等。比如二极管、肖特基二极管和FET之类的器件通常是从硅衬底制造的。从硅衬底制造的半导体器件的缺点包括低击穿电压、过大的反向泄漏电流、高漏极到源极电阻(Rds(on))、不适当的较差开关特性、低功率密度以及高制造成本。为了克服这些缺点，半导体制造商已经转向从化合物半导体衬底制造半导体器件，比如III-N半导体衬底、III-V半导体衬底、II-VI半导体衬底等等。虽然这些衬底改进了器件性能，但是其比较脆弱并且增加了制造成本。因此，半导体行业已经开始使用作为硅与III-N材料的组合的化合物半导体衬底来解决成本、可制造性以及脆弱性的问题。形成在硅衬底或其他半导体衬底上的III-N化合物半导体材料已经在以下专利中作了描述：2011年6月9日公开的Zhi He的美国专利申请公开号2011/0133251 A1，以及2013年3月21日公开的MichaelA.Briere的美国专利申请公开号2013/0069208 A1。

半导体制造商已经使用了硅半导体材料与III-N半导体材料的组合来制造器件，比如与硅器件共射共基(cascode)的通常导通的III-N耗尽型HEMT。通过使用这种材料组合有助于利用通常导通的III-N耗尽型器件来实现通常关断的状态。在被配置成开关的共射共基器件中，由于操作在高漏极偏置下的III-N器件的高泄漏电流，硅器件常常操作在雪崩模式下。在过去，硅沟槽MOSFET使用了屏蔽栅极架构，其中在栅极电极下方的沟槽中部署屏蔽电极。通常来说，屏蔽电极连接到MOSFET的源极电极，并且延伸到MOSFET的N型漂移区段中。屏蔽电极通过屏蔽电介质与漂移区段分开。在反向偏置下，屏蔽电极帮助耗尽两个相邻沟槽之间的N型漂移区段。这种类型的结构允许N型漂移区段中的更高掺杂，并且从而允许更低的Rds(on)。两个相邻沟槽之间的间距以及N型漂移区段的掺杂被优化，从而使得漂移区段在器件的击穿电压下被完全耗尽。此外，为了提升高可靠性和高雪崩能量能力，漂移区段的杂质材料浓度被优化，从而使得在沟槽的底部附近发生碰撞电离。这样做的一个后果是，在雪崩条件下，在沟槽的底部附近可能有电荷注入到屏蔽电介质中，从而影响漂移区段中的电场并且使得MOSFET的击穿电压降低，从而导致器件故障和较差的可靠性。此外，在雪崩操作模式下，III-N器件的栅极处于很大的应力下，其中绝对栅极到源极电压超出器件夹断电压。例如把硅器件操作在雪崩模式下之类的硬应力条件会降低器件可靠性、降低击穿电压并且增大泄漏电流。虽然在2013年4月11日公开的Rakesh K.Lal等人的美国专利申请公开号2013/0088280 A1中已经描述了共射共基半导体器件，但是用于保护硅场效应晶体管和III-N器件的栅极的技术还没有得到解决。

因此，有利的将是具有包括用于保护硅场效应晶体管的箝位结构的共射共基半导体器件结构以及所述共射共基半导体器件的制造方法。另外有利的将是使得所述结构和方法实施起来具有高成本效率。

实用新型内容

本申请要解决的技术问题是提供能操作在雪崩中的硅场效应晶体管。例如，在III-N共射共基器件中，耗尽型III-N HEMT与低压增强型硅场效应晶体管串联连接，III-N HEMT的栅极连接到硅场效应晶体管的源极。在这种配置中，III-N HEMT的泄漏电流通常为几微安培，而硅场效应晶体管的泄漏电流通常为几毫微安培，这使得硅场效应晶体管响应于III-N HEMT关断而进入雪崩，从而降低了硅场效应晶体管的可靠性。