[实用新型]在运行时间期间支持逻辑自测试模式引入的扫描链电路

说明书

技术领域

本公开涉及在系统运行时间处支持永久性硬件错误检测的电路。

背景技术

随着用于制造集成电路的技术的发展，更多的逻辑功能被包括在单个集成电路器件上，从而增加了单个半导体器件上的门的数目。门被互连以执行多个复杂功能。

制造缺陷或者由于电路老化而引起的缺陷可能会阻止集成电路执行所有设计的功能。为了检测这样的错误，进行对集成电路器件的设计的验证，并且对集成电路器件执行各种类型的电气测试。这些测试例如可以在制造时间(本领域称为可测试性设计(DFT))或者在系统引导时间执行。现在，例如结合安全性相关的应用，还需要在软件运行时间执行这样的测试。

随着集成电路器件的复杂性的增加，验证和电气测试集成电路中的每个元件的成本和复杂性也增加。现代集成电路通常包含各种可测试性设计(DFT)结构以增强其可测试性。通常，DFT结构基于扫描设计，其中扫描测试数据被提供给输入测试引脚，被传递给嵌入到集成电路中的扫描链，并且由电路的逻辑来执行。这样的执行的结果被输出给输出测试引脚用于评估。当在制造测试模式下时，输入测试引脚可以通过自动测试设备(ATE)来直接驱动。当在系统操作模式下时，芯片上自测试功能(例如内置自测(BIST))可以提供扫描测试数据并且评估执行的结果。

在任何电路操作模式(即制造测试模式、引导时间测试模式或系统运行时间测试模式)下，测试可能是一个耗时的活动。因此，对识别减小测试时间的方式感兴趣，尤其是在其中需要优化系统可用性的安全性敏感应用的上下文中。

更特别地，根据系统运行时间测试模式，对于测试操作而言重要的是在尽可能短的时间期间内中断系统的运行时间操作。测试时间包括向扫描链中加载测试模式所用的时间、在电路装置中处理测试模式所用的时间、以及从扫描链读出测试结果所用的时间。在现有技术的方案中，已知的是，停止系统的运行时间功能操作，执行测试模式操作，并且然后重新开始运行时间功能操作。这一方案在系统准备方面引入了时间惩罚，因为运行时间功能操作已经被中断以允许测试模式操作。现有技术中需要一种用于在支持测试模式操作的情况下减小运行时间功能操作被中断的时长的手段。如果随后的测试模式到扫描链的引入可以在运行时间功能操作期间进行，则会是有益的。

实用新型内容

本公开的目的是提供一种电路，以至少部分地解决现有技术中的上述问题。

根据实施例，一种电路包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至第一数据输出的第一输入以及耦合至第二数据输出的第二输入，所述第一多路复用器的输出耦合至组合逻辑电路的输入；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第二扫描启用信号的第二逻辑状态而在捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制以在第一触发器支持组合逻辑电路的运行时间操作并且第二扫描启用信号处于第一逻辑状态以将测试数据移位到第二触发器中时将第一输入耦合至输出。

在一个实施例中，所述第一多路复用器电路还由所述选择信号的第二逻辑值控制，以在所述组合逻辑电路的运行时间操作被中断并且来自所述第二触发器的所述测试数据被施加给所述组合逻辑电路时将所述第二输入耦合至所述输出。

在一个实施例中，所述电路还包括：第三触发器，具有耦合至所述组合逻辑电路的输出的第三数据输入、耦合至所述第一触发器的所述第一扫描输出的第三扫描输入、第三数据输出和第三扫描输出；第四触发器，具有耦合至所述组合逻辑电路的输出的第四数据输入、耦合至所述第二触发器的所述第二扫描输出的第四扫描输入、第四数据输出和第四扫描输出；其中所述第三触发器响应于所述第一扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第一扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作；其中所述第四触发器响应于所述第二扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作。

在一个实施例中，当所述组合逻辑电路的运行时间操作被中断以响应于所施加的测试数据而捕捉从所述组合逻辑电路输出的数据时，所述第二扫描启用信号处于所述第二逻辑状态。