[实用新型]一种并行运算器及并行运算系统

权利要求书

1.一种并行运算器，其特征在于，包括除法器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一选择器至第五选择器、第一数据输入口至第十数据输入口、第一数据输出口至第五数据输出口，其中：

第四数据输入口及第五数据输入口与所述除法器的输入端连接，所述除法器的输出端分别与第一选择器、第二选择器及第一数据输出口连接；所述第一选择器的输入端与第六数据输入口连接，输出端及第七数据输入口均与第一乘法器连接，第一乘法器的输出端分别与第三选择器、第四选择器及第三数据输出口连接；第三选择器的输入端与第九数据输入口连接，输出端与第十数据输入口均与第一加法器的输入端连接，第一加法器的输出端与第五数据输出口连接；第四选择器的输入端与第八数据输入口连接，输出端与第五选择器的输出端均与第二加法器的输入端连接，第二加法器的输出端与第四数据输出口连接；第二选择器的输入端与第三数据输入口连接，输出端与第二数据输入口均与第二乘法器的输入端连接，第二乘法器的输出端与第二数据输出口连接的同时与第一数据输入口均与第五选择器的输入端连接。

2.根据权利要求1所述的并行运算器，其特征在于，还包括实时电压值输入口、基准电压输入口、电压比较器及电压判决结果输出口，其中：

所述实时电压值输入口与所述基准电压输入口均与所述电压比较器的输入端连接，所述电压比较器的输出端与所述电压判决结果输出口连接。

3.根据权利要求2所述的并行运算器，其特征在于，还包括非线性数据输入口、线段基准输入口、非线性判决器及线段结果输出口，其中：

所述非线性数据输入口及所述线段基准输入口均与所述非线性判决器的输入端连接，所述非线性判决器基于所述非线性数据输入口输入的非线性数据与所述线段基准输入口输入的线段基准得出所述非线性数据所处线段的线段结果，将该线段结果输出至与所述非线性判决器连接的线段结果输出口。

4.根据权利要求3所述的并行运算器，其特征在于，还包括：

由对应数据存储器中获取待计算数据的读数据控制电路；

与所述读数据控制电路连接，控制所述待计算数据由所述第一数据输入口至第十数据输入口进行输入的总控制电路。

5.根据权利要求4所述的并行运算器，其特征在于，所述总控制电路基于对应选择基准控制与所述总控制电路分别连接的所述第一选择器至第五选择器工作。

6.根据权利要求4所述的并行运算器，其特征在于，还包括：

将由分别与之连接的所述电压判决结果输出口、所述线性结果输出口、所述第一数据输出口至第五数据输出口获取的输出数据写入对应数据存储器的写数据控制电路。

7.根据权利要求6所述的并行运算器，其特征在于，所述读数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现读取外部数据的存储器；所述写数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现向外部数据写入的存储器。

8.根据权利要求3所述的并行运算器，其特征在于，还包括：

将由分别与之连接的所述电压判决结果输出口、所述线性结果输出口、所述第一数据输出口至第五数据输出口获取的输出数据进行显示的显示器。

9.一种并行运算系统，其特征在于，应用于多速率硬件在环的实时仿真，包括多个如权利要求1至8任一项所述的并行运算器，其中，每两个所述并行运算器之间通过四口寄存器组共享的方式实现通讯连接。